JPH04123614A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル回路において、異種の論理回路間を
連結するレベル変換回路に利用する。

〔概要〕

本発明は、ＣＭＯＳトランジスタから構成されるカレン
トミラー回路を用いてレベル変換を行うレベル変換回路
において、 出力段をＮＰＮバイポーラトランジスタまたはＰチャネ
ルＭＯＳトランジスタと、ＰＮＰバイポーラトランジス
タとの直列回路で構成し、直接カレントミラー回路の出
力で駆動するようにすることにより、 素子数を減少させるとともに信号の伝搬速度を速くした
ものである。

〔従来の技術〕

最近、ＭＯＳトランジスタとバイポーラトランジスタを
論理回路内で複合化したＢｉＣＭＯ３型の論理回路が注
目されている。この論理回路は、その高速性および低消
費電力性により、例えば、大容量ＳＲＡＭ（スタティッ
ク型ＲＡＭ）などの集積回路を構成するのにも適してい
る。さらに、高速であることから、動作速動の速いＥＣ
Ｌ　（エミッタ結合型論理回路）とともに使用する用途
にも適している。しかし、ＥＣＬとともに使用する場合
には、ＥＣＬの論理レベルをＢＩＣＭＯ３の論理レベル
に変換するレベル変換回路が必要となる。

第４図は、従来用いられているＥＣＬとレベル互換性を
有するＢ１ＣＭＯＳスタティックＲＡＭのアドレスの入
力バッファ２０からプリデコーダ２２にかけての部分を
示す。同図において、外部端子から入力されたＥＣＬレ
ベルの人力信号ａ１は、まずＥＳＬ型のデジタル回路に
よって差動論理信号ａ１およびＩに変換された後、レベ
ル変換回路２１によって、ＭＯＳレベルの論理信号ａ、
。および「πにレベル変換される。次に、このレベル変
換された論理信号ａｌａおよび［がプリデコーダ２２に
よって論理処理されるようになっている。なお、プリデ
コーダ２２は、ＭＯＳトランジスタとバイポーラトラン
ジスタの複合回路によって構成されている。

第３図は第４図におけるレベル変換回路２１を抜き出し
て示したものである。本従来例のレベル変換回路は、Ｖ
ＣＣ電源７と接地電位８との間に、それぞれ直列接続さ
れたＰチャネルＭＯＳトランジスタ１およびＮチャネル
ＭＯＳトランジスタ３、ＰチャネルＭＯＳトランジスタ
２およびＮチャネルＭＯＳトランジスタ４、Ｐチャネル
ＭＯＳトランジスタ１３およびＮチャネルＭＯＳトラン
ジスタ１４、ならびにＮＰＮバイポーラトランジスタ５
右よび１７と、出力端子１１と接地電位８間に直列接続
されたＮチャネルＭＯＳトランジスタ１５およびＮチャ
ネルＭＯＳトランジスタ１６とを含んでいる。

そして、ＰチャネルＭＯＳトランジスタ１および２のゲ
ートはそれぞれ入力端子９およびｌＯに接続される。ま
た、ＰチャネルＭＯＳトランジスタ１３ならびにＮチャ
ネルＭＯＳトランジスタ１４および１５のゲートは、Ｐ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ４との共通接続点に接続され、ＮＰＮバイポー
ラトランジスタ５および１７の共通接続点は出力端子１
１に接続される。

ここで、ＰチャネルＭＯＳトランジスタ１および２、な
らびにＮチャネルＭＯＳトランジスタ３および４とは、
ＣＭＯ３からなるカレントミラー部１８を構成し、残り
の部分はＢｉＣＭＯ３からなる出力回路部１９を構成す
る。

〔発明が解決しようとする課題〕

しかし前述した第３図のレベル変換回路は、論理信号の
レベル変換を行うだけの機能しかないにもかかわらず、
信号伝達の面から見ると、ＢｉＣＭＯ３のインバータ回
路は信号の伝達を遅らせる遅延要素として作用し、その
存在はむしろ有害となる欠点がある。

また、前述のレベル変換回路は構成する素子数が概して
多く、このため集積回路化した場合にはそのレベル変換
回路部分だけでかなり大きなレイアウト面積を占有して
しまう欠点がある。

また、素子寸法の微細化に伴って電源電圧が低電圧化し
た場合、駆動バイポーラトランジスタのペースエミッタ
間のビルトイン電圧が電源電圧に比べて無視できなくな
り、ペースエミッタ間容量を充電するまでの時間が増大
する。このため下側バイポーラトランジスタが「オン」
シ、出力レベルが確定するまでの遅延時間が大きくなる
のでレベル変換回路での信号伝達が増々遅れる欠点があ
る。

さらに、電源電圧が低くなると、上側バイポーラトラン
ジスタが従来よりも飽和しやすくなる。

飽和状態になり発生した基板電流は周辺回路に悪影響を
およぼし、データ破壊および論理反転等を生じる欠点が
ある。

本発明の目的は、前記の欠点を除去することにより、素
子数が少なく高集積度化が達成でき、かつ駆動トランジ
スタによる信号伝達の遅延やデータ破壊等を生じること
のないレベル変換回路を提供することにある。

〔課題を解決するための手段〕

本発明は、ソースが第一の電源にゲートが第一および第
二の入力端子にそれぞれ接続された第一および第二のＰ
チャネルＭＯＳトランジスタと、ドレインおよびゲート
が前記第一のＰチャネルＭＯＳトランジスタのドレイン
にソースが前記第一の電源よりは低い電圧の第二の電源
にそれぞれ接続された第一のＮチャネルＭＯＳトランジ
スタと、ドレインが前記第二のＰチャネルＭＯＳトラン
ジスタのドレインにゲートが前記第一のＮチャネルＭＯ
Ｓトランジスタのゲートにソースが前記第二の電源にそ
れぞれ接続された第二のＮチャネルＭＯＳトランジスタ
とを含むレベル変換回路において、コレクタが前記第一
の電源にベースが前記第二のＰチャネルＭＯＳトランジ
スタのドレインにエミッタが出力端子にそれぞれ接続さ
れたＮＰＮバイポーラトランジスタと、エミッタが前記
出力端子にベースが前記第二〇ＮチャネルＭＯＳトラン
ジスタのドレインにコレクタが前記第二の電源にそれぞ
れ接続されたＰＮＰバイポーラトランジスタとを含むこ
とを特徴とする。

また、本発明は、前記ＮＰＮバイポーラトランジスタの
代わりに、ソースが前記第一の電源にゲートが前記第二
のＰチャネルＭＯＳトランジスタのゲートにドレインが
前記出力端子にそれぞれ接続された第三のＰ・チャネル
ＭＯＳトランジスタを含むことを特徴とする。

〔作用〕

出力回路部をＮＰＮバイポーラトランジスタとＰＮＰバ
イポーラトランジスタの直列回路で構成しているので、
カレントミラ一部の出力で直接駆動することでレベル変
換を行うことができる。

これにより、素子数を大幅に減少できるとともに、信号
伝達経路を少な（し信号伝搬速度を向上することができ
る。

また、ＮＰＮバイポーラトランジスタをＰチャネルトラ
ンジスタに代えることで、ＮＰＮバイポーラトランジス
タによる電位降下分を無＜シ、高レベル時の電圧をＶＣ
Ｃレベルまで上げることができる。

〔実施例〕 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示す回路図である。

本気−実施例は、ソースが第一の電源としてのＶＣＣ電
源７にゲートが第一および第二の入力端子９およびｌＯ
にそれぞれ接続された第一および第二のＰチャネルＭＯ
Ｓトランジスタ１および２と、ドレインおよびゲートが
ＰチャネルＭＯＳトランジスタ１のドレインにソースが
Ｖｃｃ電源７よりは低い電圧の第二の電源としての接地
電位８にそれぞれ接続された第一〇ＮチャネルＭＯＳト
ランジスタ３と、ドレインがＰチャネルＭＯＳトランジ
スタ２のドレインにゲートがＮチャネルＭＯＳトランジ
スタ３のゲートにソースが接地電位８にそれぞれ接続さ
れた第二〇ＮチャネルＭＯＳトランジスタ４とを含むレ
ベル変換回路において、本発明の特徴とするところの、 コレクタがＶＣＣ電源７にベースがＰチャネルＭＯＳト
ランジスタ２のドレインにエミッタが出力端子１１にそ
れぞれ接続されたＮＰＮバイポーラトランジスタ５と、
エミッタが出力端子１１．にベースがＮチャネルＭＯＳ
トランジスタ４のドレインにコレクタが接地電位８にそ
れぞれ接続されたＰＮＰバイポーラトランジスタ６とを
含んでいる。

次に、本箱−実施例の動作について説明する。

入力端子９に高レベル（Ｈ）、入力端子ＩＯに低レベル
（Ｌ）が入力されると、ＰチャネルＭＯＳトランジスタ
ｌは「オフ」状態となりミラーが入力電流がしゃ断され
、これによってミラー出力電流を流すＮチャネルＭＯＳ
トランジスタ４が「オフ」状態になる。一方、ミラー出
力電流が流れるＰチャネルＭＯＳトランジスタ２が「オ
ンＪ状態になりＮＰＮバイポーラトランジスタ５のベー
ス電流が供給され「オン」状態になる。この結果出力端
子１１は高レベル（Ｈ）になる。

次に、入力端子９に低レベル（Ｌ）、入力端子１０に高
レベル（Ｈ）が入力されると、ＰチャネルＭＯＳトラン
ジスタｌは「オン」状態となりミラー入力端子が流れ、
これによってミラー出力電流を流すＮチャネルＭＯＳト
ランジスタ４およびＰＮＰバイポーラトランジスタ６が
「オン」状態となる。一方、ＮチャネルＭＯＳトランジ
スタ４はＮＰＮバイポーラトランジスタ５０ベース残留
電荷を強制的に引き抜くように動作し、ＮＰＮバイポー
ラトランジスタ５が「オフ」状態になる。この結果出力
端子１１は低レベル（Ｌ）になる。

以上、説明したように本箱−実施例によると、人力レベ
ル変換をきちんと行いながら構成素子数は少なくて済み
、かつ出力段のバイポーラトランジスタによる信号遅延
を生じることもない。

第２図は本発明の第二実施例を示す回路図である。

本第二実施例は、第１図の第一実施例において、本発明
の特徴とするところの、ＮＰＮバイポーラトランジスタ
５の代わりに、ＰチャネルＭＯＳトランジスタ１２を用
い、ソースをＶｃｃＭ源７にゲートをＰチャネルＭＯＳ
トランジスタ２のゲートにドレインを出力端子１１にそ
れぞれ接続したものである。

次に、本第二実施例の動作について説明する。

第一実施例では出力の高レベル（Ｈ）がＶ　ｃｃ電源７
の電圧Ｖ　ｃ　ｃからＮＰＮバイポーラトランジスタ５
０ベースエミッタ間電圧ＶＩＩＥ分だけ低くなるのに対
して、本第二実施例では、高レベル（Ｈ）が、Ｐチャネ
ルＭＯＳトランジスタ１２の「オン」状態におけるソー
スドレイン間電圧は無視できるので、Ｖｃｃレベルにな
る。従って、次段のゲートに加えられる入力振幅が大き
くなりより高速の回路動作が可能となる。・この傾向は
電源電圧ＶＣＣが低電圧化する際に顕著となる。

〔発明の効果〕

以上説明したように、本発明はカレントミラーを用いて
レベル変換を行う論理レベル変換回路にあって、出力段
のＮＰＮおよびＰＮＰ　）ランジスタをカレントミラー
の出力で直接駆動させるように構成することにより、素
子数を少なくするとともに信号の通過経路を少なくし、
これによって、集積回路化した場合の必要レイアウトの
面積の縮小を可能にするとともに信号の伝達を速める効
果がある。

４、

【図面の簡単な説明】

第１図は本発明の第一実施例を示す回路図。 第２図は本発明の第二実施例を示す回路図。 第３図は従来例を示す回路図。 第４図はその使用例を示す回路図。 １２．１２．１３・・・ＰチャネルＭＯＳトランジスタ
、３．４．１４．１５．１６・・・ＮチャネルＭＯＳト
ランジスタ、５．１７・・・ＮＰＮバイポーラトランジ
スタ、６・・・ＰＮＰバイポーラトランジスタ、７・・
・ＶＣＣ電源、８・・・接地電位、９．１０・・・入力
端子、１１・・・出力端子、１８・・・カレントミラ一
部、１９・・・出力回路部、２０・・・入力バッファ、
２１・・・レベル変換回路、２２・・・プリデコーダ。

Claims (1)

1. 【特許請求の範囲】 １、ソースが第一の電源にゲートが第一および第二の入
   力端子にそれぞれ接続された第一および第二のＰチャネ
   ルＭＯＳトランジスタと、ドレインおよびゲートが前記
   第一のＰチャネルＭＯＳトランジスタのドレインにソー
   スが前記第一の電源よりは低い電圧の第二の電源にそれ
   ぞれ接続された第一のＮチャネルＭＯＳトランジスタと
   、ドレインが前記第二のＰチャネルＭＯＳトランジスタ
   のドレインにゲートが前記第一のＮチャネルＭＯＳトラ
   ンジスタのゲートにソースが前記第二の電源にそれぞれ
   接続された第二のＮチャネルＭＯＳトランジスタとを含
   むレベル変換回路において、コレクタが前記第一の電源
   にベースが前記第二のＰチャネルＭＯＳトランジスタの
   ドレインにエミッタが出力端子にそれぞれ接続されたＮ
   ＰＮバイポーラトランジスタと、エミッタが前記出力端
   子にベースが前記第二のＮチャネルＭＯＳトランジスタ
   のドレインにコレクタが前記第二の電源にそれぞれ接続
   されたＰＮＰバイポーラトランジスタとを含む ことを特徴とするレベル変換回路。 ２、請求項１に記載のレベル変換回路において、前記Ｎ
   ＰＮバイポーラトランジスタの代わりに、ソースが前記
   第一の電源にゲートが前記第二のＰチャネルＭＯＳトラ
   ンジスタのゲートにドレインが前記出力端子にそれぞれ
   接続された第三のＰチャネルＭＯＳトランジスタを含む ことを特徴とするレベル変換回路。