JP2821294B2 - ラッチアップ防止回路 - Google Patents
ラッチアップ防止回路Info
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- JP2821294B2 JP2821294B2 JP3285783A JP28578391A JP2821294B2 JP 2821294 B2 JP2821294 B2 JP 2821294B2 JP 3285783 A JP3285783 A JP 3285783A JP 28578391 A JP28578391 A JP 28578391A JP 2821294 B2 JP2821294 B2 JP 2821294B2
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- transistor
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Description
【０００１】
【産業上の利用分野】本発明はラッチアップ防止回路に
関し、特にＣＭＯＳトランジスタを用いたラッチアップ
防止回路に関する。
関し、特にＣＭＯＳトランジスタを用いたラッチアップ
防止回路に関する。
【０００２】
【従来の技術】ラッチアップとは、ＩＣの動作状態にお
いて、外部より何らかの影響により発生したサージ電圧
が入力あるいは出力端子にＶＤＤ以上またはＶＰＰ以下
のレベルとなってＩＣに印加された場合、ＩＣチップの
寄生トランジスタにより、基板に電流が流れ、それがト
リガーとなってサイリスタ効果をおこし、電源間が通電
状態となる現象をいう。
いて、外部より何らかの影響により発生したサージ電圧
が入力あるいは出力端子にＶＤＤ以上またはＶＰＰ以下
のレベルとなってＩＣに印加された場合、ＩＣチップの
寄生トランジスタにより、基板に電流が流れ、それがト
リガーとなってサイリスタ効果をおこし、電源間が通電
状態となる現象をいう。
【０００３】従来技術の動作の説明を、図３の（ａ），
（ｂ）を参照して説明する。図３（ａ）に示すようなト
ランジスタの断面図及び寄生トランジスタを、図３
（ｂ）に示し、またその等価回路を図３（ｃ）に示す。
（ｂ）を参照して説明する。図３（ａ）に示すようなト
ランジスタの断面図及び寄生トランジスタを、図３
（ｂ）に示し、またその等価回路を図３（ｃ）に示す。
【０００４】図３の（ａ）において、電源ＶＤＤ−ＶＳ
Ｓ間にＰ，Ｎチャネル型トランジスタの直列体があり、
ゲートを共通接続して入力端子ＩＮに接続し、共通接続
点を出力端子ＯＵＴに接続する。
Ｓ間にＰ，Ｎチャネル型トランジスタの直列体があり、
ゲートを共通接続して入力端子ＩＮに接続し、共通接続
点を出力端子ＯＵＴに接続する。
【０００５】図３の（ｂ）において、Ｎ型の半導体基板
Ｎｓｕｂが用意され、領域Ｐｗｅｌｌが形成され、さら
にＰ（プラス）領域、Ｎ（マイナス）領域が形成され、
電源ＶＳＳ，ＶＤＤ，入力端子ＩＮ，出力端子ＯＵＴに
接続される。基板Ｎｓｕｂ内のトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４，抵抗ＲPwell ，ＲNsub，ＲNsub等はラ
ッチアップ時の等価回路である。
Ｎｓｕｂが用意され、領域Ｐｗｅｌｌが形成され、さら
にＰ（プラス）領域、Ｎ（マイナス）領域が形成され、
電源ＶＳＳ，ＶＤＤ，入力端子ＩＮ，出力端子ＯＵＴに
接続される。基板Ｎｓｕｂ内のトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４，抵抗ＲPwell ，ＲNsub，ＲNsub等はラ
ッチアップ時の等価回路である。
【０００６】このようなラッチアップ時の等価回路だけ
を、図３の（ｃ）に示す。
を、図３の（ｃ）に示す。
【０００７】例えば、出力端子ＯＵＴに外部より電源Ｖ
ＤＤより高い電位が印加された場合、寄生ＰＮＰトラン
ジスタＱ３がＯＮすることにより、その経路にある領域
Ｐｗｅｌｌ内の抵抗ＲPwell へも電流が流れ、寄生ＮＰ
ＮトランジスタＱ２のベース電位を上げることになる。
これにより、前記寄生ＮＰＮトランジスタＱ２がＯＮし
て基板に電流が流れ、基板抵抗ＲNsubにより寄生ＰＮＰ
トランジスタＱ１のベース電位を下げることになる。よ
って、前記寄生ＰＮＰトランジスタＱ１がＯＮし、寄生
ＰＮＰトランジスタＱ１，寄生ＮＰＮトランジスタＱ
２，基板抵抗ＲNsub，領域Ｐｗｅｌｌ内の抵抗ＲPwell
からなる寄生サイリスタがＯＮし、電源ＶＤＤ−Ｖｓｓ
間が通電状態となり、ラッチアップしたことになる。
ＤＤより高い電位が印加された場合、寄生ＰＮＰトラン
ジスタＱ３がＯＮすることにより、その経路にある領域
Ｐｗｅｌｌ内の抵抗ＲPwell へも電流が流れ、寄生ＮＰ
ＮトランジスタＱ２のベース電位を上げることになる。
これにより、前記寄生ＮＰＮトランジスタＱ２がＯＮし
て基板に電流が流れ、基板抵抗ＲNsubにより寄生ＰＮＰ
トランジスタＱ１のベース電位を下げることになる。よ
って、前記寄生ＰＮＰトランジスタＱ１がＯＮし、寄生
ＰＮＰトランジスタＱ１，寄生ＮＰＮトランジスタＱ
２，基板抵抗ＲNsub，領域Ｐｗｅｌｌ内の抵抗ＲPwell
からなる寄生サイリスタがＯＮし、電源ＶＤＤ−Ｖｓｓ
間が通電状態となり、ラッチアップしたことになる。
【０００８】出力端子ＯＵＴがＶＳＳより低い場合は、
寄生ＰＮＰトランジスタＱ４のＯＮがトリガーとなるの
みで、動作としては前記と同様である。
寄生ＰＮＰトランジスタＱ４のＯＮがトリガーとなるの
みで、動作としては前記と同様である。
【０００９】従来は、このラッチアップの防止策とし
て、例えば図４の（ａ）に示すように、Ｐ型ＭＯＳトラ
ンジスタ，Ｎ型ＭＯＳトランジスタ間にＰ＋電源拡散Ｅ
を配して電源ＶＳＳとすることにより、寄生ＰＮＰトラ
ンジスタＱ１，Ｑ３のコレクタ側が電源ＶＳＳに接続さ
れることになり、それによって電源ＶＤＤ−ＶＳＳ間の
寄生サイリスタをなくそうとしていた。また、Ｐ型ＭＯ
Ｓトランジスタ，Ｎ型ＭＯＳトランジスタ間を広げるこ
とにより、寄生ＰＮＰトランジスタＱ１，Ｑ３のベース
抵抗を大きくし、ｈｆｅを下げる構成もとっていた。
て、例えば図４の（ａ）に示すように、Ｐ型ＭＯＳトラ
ンジスタ，Ｎ型ＭＯＳトランジスタ間にＰ＋電源拡散Ｅ
を配して電源ＶＳＳとすることにより、寄生ＰＮＰトラ
ンジスタＱ１，Ｑ３のコレクタ側が電源ＶＳＳに接続さ
れることになり、それによって電源ＶＤＤ−ＶＳＳ間の
寄生サイリスタをなくそうとしていた。また、Ｐ型ＭＯ
Ｓトランジスタ，Ｎ型ＭＯＳトランジスタ間を広げるこ
とにより、寄生ＰＮＰトランジスタＱ１，Ｑ３のベース
抵抗を大きくし、ｈｆｅを下げる構成もとっていた。
【００１０】図４の（ａ）に示したラッチアップ時の等
価回路だけを示した回路が、図４の（ｂ）の回路図であ
る。図４の（ｂ）において、各部は、図４の（ａ）の各
部と同じ参照符号を付けてある。
価回路だけを示した回路が、図４の（ｂ）の回路図であ
る。図４の（ｂ）において、各部は、図４の（ａ）の各
部と同じ参照符号を付けてある。
【００１１】
【発明が解決しようとする課題】この種の従来のアッチ
アップ防止策（図３）は、マスクパターンの工夫により
サイリスタ効果を押さえようとしているが、基板への電
流注入を押さえようとはしていないため、寄生ダイオー
ドのＶＦ（例えば０．６Ｖ）以上のサージ電圧が外部よ
り印加されると、基板に電流が流れ込んでしまう。
アップ防止策（図３）は、マスクパターンの工夫により
サイリスタ効果を押さえようとしているが、基板への電
流注入を押さえようとはしていないため、寄生ダイオー
ドのＶＦ（例えば０．６Ｖ）以上のサージ電圧が外部よ
り印加されると、基板に電流が流れ込んでしまう。
【００１２】また、マスクパターンの工夫による防止策
では、図４に示すように、寄生ＰＮＰトランジスタＱ
６，Ｑ７が除去出来ず残ってしまうため、出力端子ＯＵ
Ｔにサージ電圧が印加されると、寄生ＮＰＮトランジス
タＱ２，寄生ＰＮＰトランジスタＱ６，及び基板抵抗Ｒ
Nsub，領域Ｐｗｅｌｌ内の抵抗ＲPwell による寄生サイ
リスタのトリガーとなってしまい、マスクパターンの工
夫による対処のみでは、ラッチアップを充分に押さえる
ことが出来なかった。
では、図４に示すように、寄生ＰＮＰトランジスタＱ
６，Ｑ７が除去出来ず残ってしまうため、出力端子ＯＵ
Ｔにサージ電圧が印加されると、寄生ＮＰＮトランジス
タＱ２，寄生ＰＮＰトランジスタＱ６，及び基板抵抗Ｒ
Nsub，領域Ｐｗｅｌｌ内の抵抗ＲPwell による寄生サイ
リスタのトリガーとなってしまい、マスクパターンの工
夫による対処のみでは、ラッチアップを充分に押さえる
ことが出来なかった。
【００１３】本発明の目的は、前記欠点を解決し、ラッ
チアップを充分に押さえることができるようにしたラッ
チアップ防止回路を提供することにある。
チアップを充分に押さえることができるようにしたラッ
チアップ防止回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のラッチアップ防
止回路の構成は、ドレインを第１の電源に接続したＮ型
ＭＯＳＦＥＴと、ドレインを前記第１の電源より低い第
２の電源に接続し、ソースを前記Ｎ型ＭＯＳＦＥＴのソ
ースに接続したＰ型ＭＯＳＦＥＴと、ソースを前記第１
の電源に接続し、ゲートとドレインを接続すると共に前
記Ｐ型ＭＯＳＦＥＴのゲートに接続したＰ型ＭＯＳダイ
オードと、ソースを前記第２の電源に接続し、ゲートと
ドレインを接続すると共に前記Ｎ型ＭＯＳＦＥＴのゲー
トに接続したＮ型ＭＯＳダイオードと、前記Ｐ型ＭＯＳ
ダイオードのドレインと前記Ｎ型ＭＯＳダイオードのド
レイン間に接続した抵抗とを備え、前記Ｎ型ＭＯＳＦＥ
Ｔのソースを入力端子又は出力端子若しくは入出力端子
とする。
止回路の構成は、ドレインを第１の電源に接続したＮ型
ＭＯＳＦＥＴと、ドレインを前記第１の電源より低い第
２の電源に接続し、ソースを前記Ｎ型ＭＯＳＦＥＴのソ
ースに接続したＰ型ＭＯＳＦＥＴと、ソースを前記第１
の電源に接続し、ゲートとドレインを接続すると共に前
記Ｐ型ＭＯＳＦＥＴのゲートに接続したＰ型ＭＯＳダイ
オードと、ソースを前記第２の電源に接続し、ゲートと
ドレインを接続すると共に前記Ｎ型ＭＯＳＦＥＴのゲー
トに接続したＮ型ＭＯＳダイオードと、前記Ｐ型ＭＯＳ
ダイオードのドレインと前記Ｎ型ＭＯＳダイオードのド
レイン間に接続した抵抗とを備え、前記Ｎ型ＭＯＳＦＥ
Ｔのソースを入力端子又は出力端子若しくは入出力端子
とする。
【００１５】
【実施例】図１は本発明のラッチアップ防止回路の基本
概念を示す回路図であり、図２の（ａ）は本発明の第１
の実施例であるラッチアップ防止回路の回路図である。
概念を示す回路図であり、図２の（ａ）は本発明の第１
の実施例であるラッチアップ防止回路の回路図である。
【００１６】図１において、本発明のラッチアップ防止
回路の構成は、インピーダンスＺ1 ，Ｚ2 ，Ｚ3 による
電位設定回路とＰ型ＭＯＳトランジスタ１１とＮ型ＭＯ
Ｓトランジスタ１０と出力端子ＯＵＴとを備え、前記Ｎ
型ＭＯＳトランジスタ１０のドレインを第１の電源ＶＤ
Ｄ端子に、ソースを前記Ｐ型ＭＯＳトランジスタ１１の
ソースに、前記Ｐ型ＭＯＳトランジスタ１１のドレイン
を第２の電源ＶＳＳ端子にそれぞれ接続し、そのゲート
は、第１と第２の電源ＶＤＤ，ＶＳＳ端子間に第１の電
源ＶＤＤ端子よりインピーダンスＺ1 ，Ｚ2 ，Ｚ3 を順
に直列に接続した直列体の内インピーダンスＺ1 ，Ｚ2
の接点に、前記Ｎ型ＭＯＳトランジスタ１０のゲートは
インピーダンスＺ2 ，Ｚ3 の接点に接続した構造を有す
る。
回路の構成は、インピーダンスＺ1 ，Ｚ2 ，Ｚ3 による
電位設定回路とＰ型ＭＯＳトランジスタ１１とＮ型ＭＯ
Ｓトランジスタ１０と出力端子ＯＵＴとを備え、前記Ｎ
型ＭＯＳトランジスタ１０のドレインを第１の電源ＶＤ
Ｄ端子に、ソースを前記Ｐ型ＭＯＳトランジスタ１１の
ソースに、前記Ｐ型ＭＯＳトランジスタ１１のドレイン
を第２の電源ＶＳＳ端子にそれぞれ接続し、そのゲート
は、第１と第２の電源ＶＤＤ，ＶＳＳ端子間に第１の電
源ＶＤＤ端子よりインピーダンスＺ1 ，Ｚ2 ，Ｚ3 を順
に直列に接続した直列体の内インピーダンスＺ1 ，Ｚ2
の接点に、前記Ｎ型ＭＯＳトランジスタ１０のゲートは
インピーダンスＺ2 ，Ｚ3 の接点に接続した構造を有す
る。
【００１７】図２の（ａ）において、本発明の一実施例
は、Ｐチャネル型トランジスタＰ１，Ｐ２と、Ｎチャネ
ル型トランジスタＮ１，Ｎ２と、抵抗Ｒ1と、ダイオー
ドＤ１，Ｄ２と、インバータ２０と、入力端子ＩＮと、
出力端子ＯＵＴとを備えている。
は、Ｐチャネル型トランジスタＰ１，Ｐ２と、Ｎチャネ
ル型トランジスタＮ１，Ｎ２と、抵抗Ｒ1と、ダイオー
ドＤ１，Ｄ２と、インバータ２０と、入力端子ＩＮと、
出力端子ＯＵＴとを備えている。
【００１８】図２の（ａ）において、本実施例では、ト
ランジスタＰ２のゲートは自身のドレインに、トランジ
スタＮ２のゲートは自身のドレインにそれぞれ接続して
ＭＯＳダイオード構成としているため、接点Ａの電位Ｖ
Ａは電源ＶＤＤに対し、ＶＴ一段分（ＶＡ＝ＶＤＤ−｜
ＶＴＰ｜）低くなっており、接点Ｂの電位ＶＢは電源Ｖ
ＳＳに対し、ＶＴ一段分（ＶＢ＝ＶＴＮ）高くなってい
る。
ランジスタＰ２のゲートは自身のドレインに、トランジ
スタＮ２のゲートは自身のドレインにそれぞれ接続して
ＭＯＳダイオード構成としているため、接点Ａの電位Ｖ
Ａは電源ＶＤＤに対し、ＶＴ一段分（ＶＡ＝ＶＤＤ−｜
ＶＴＰ｜）低くなっており、接点Ｂの電位ＶＢは電源Ｖ
ＳＳに対し、ＶＴ一段分（ＶＢ＝ＶＴＮ）高くなってい
る。
【００１９】よって、トランジスタＮ１のゲートには、
ＶＢ＝ＶＴＸの電位がかっており、出力端子ＯＵＴが電
源ＶＳＳ以下になるとＯＮ状態となる。そこで、出力端
子ＯＵＴに電源ＶＳＳより低い電位のソージ電圧が印加
されると、ダイオードＤ２がＯＮする前に、トランジス
タＮ１がＯＮし、電源ＶＤＤからの電位を出力端子ＯＵ
Ｔに供給することにより、出力端子を電源ＶＳＳレベル
まで引き上げるため、ダイオードＤ２を通して領域Ｐｗ
ｅｌｌへ電流が注入されることはない。
ＶＢ＝ＶＴＸの電位がかっており、出力端子ＯＵＴが電
源ＶＳＳ以下になるとＯＮ状態となる。そこで、出力端
子ＯＵＴに電源ＶＳＳより低い電位のソージ電圧が印加
されると、ダイオードＤ２がＯＮする前に、トランジス
タＮ１がＯＮし、電源ＶＤＤからの電位を出力端子ＯＵ
Ｔに供給することにより、出力端子を電源ＶＳＳレベル
まで引き上げるため、ダイオードＤ２を通して領域Ｐｗ
ｅｌｌへ電流が注入されることはない。
【００２０】但し、ダイオードＤ１のアノード，カソー
ドは、それぞれ図３（ｂ）の寄生ＰＮＰトランジスタＱ
３のコレクタ，ベースに、またダイオードＤ２のアノー
ド，カソードは、同図寄生ＮＰＮトランジスタＱ４のベ
ース，エミッタに相当する。
ドは、それぞれ図３（ｂ）の寄生ＰＮＰトランジスタＱ
３のコレクタ，ベースに、またダイオードＤ２のアノー
ド，カソードは、同図寄生ＮＰＮトランジスタＱ４のベ
ース，エミッタに相当する。
【００２１】また、トランジスタＰ１のゲートには、
〔ＶＡ＝ＶＤＤ−｜ＶＴＰ｜〕の電位がかかっており、
出力端子ＯＵＴが電源ＶＤＤ以上になるとＯＮ状態とな
る。そこで、出力端子ＯＵＴに電源ＶＤＤより高いサー
ジ電圧が印加されると、ダイオードＤ１がＯＮする前に
トランジスタＰ１がＯＮし、出力端子ＯＵＴの電位を電
源ＶＳＳに供給することになり、出力端子ＯＵＴを電源
ＶＤＤレベルまで引き下げる。
〔ＶＡ＝ＶＤＤ−｜ＶＴＰ｜〕の電位がかかっており、
出力端子ＯＵＴが電源ＶＤＤ以上になるとＯＮ状態とな
る。そこで、出力端子ＯＵＴに電源ＶＤＤより高いサー
ジ電圧が印加されると、ダイオードＤ１がＯＮする前に
トランジスタＰ１がＯＮし、出力端子ＯＵＴの電位を電
源ＶＳＳに供給することになり、出力端子ＯＵＴを電源
ＶＤＤレベルまで引き下げる。
【００２２】例えば、従来構成において、ラッチアップ
開始電流が１００ｍＡの場合、Ｐ型ＭＯＳトランジスタ
の電流能力を２００ｍＡに設定すれば、本実施例による
ラッチアップ防止回路でのラッチアップ開始電流は３０
０ｍＡとなり、３倍の耐量となる。またＰ型ＭＯＳトラ
ンジスタの電流能力を大きくすることにより、ダイオー
ドＤ１を通して基板から電流が流れ出ることはなくな
る。
開始電流が１００ｍＡの場合、Ｐ型ＭＯＳトランジスタ
の電流能力を２００ｍＡに設定すれば、本実施例による
ラッチアップ防止回路でのラッチアップ開始電流は３０
０ｍＡとなり、３倍の耐量となる。またＰ型ＭＯＳトラ
ンジスタの電流能力を大きくすることにより、ダイオー
ドＤ１を通して基板から電流が流れ出ることはなくな
る。
【００２３】以上のように、外部からサージ電圧が出力
端子に印加された場合においても、トランジスタＰ１あ
るいはＮ１を通して電源へ電流が流れるため、基板に電
流が流れることはなくなる。Ｎ型ＭＯＳトランジスタの
電流能力についても同様である。
端子に印加された場合においても、トランジスタＰ１あ
るいはＮ１を通して電源へ電流が流れるため、基板に電
流が流れることはなくなる。Ｎ型ＭＯＳトランジスタの
電流能力についても同様である。
【００２４】図２の（ｂ）は本発明の他実施例であるラ
ッチアップ防止回路の回路図である。図２の（ｂ）にお
いて、本実施例が前記一実施例と違う点は、（ａ）のＭ
ＯＳトランジスタＰ２，Ｎ２がそれぞれ抵抗Ｒ2 ，Ｒ3
となっている部分であり、接点Ｃ，Ｄの電位を〔ＶＣ＝
ＶＤＤ−｜ＶＴＰ｜〕，〔ＶＤ＝ＶＴＮ〕に設定すれ
ば、その他の部分，動作は前記一実施例と同様である。
ッチアップ防止回路の回路図である。図２の（ｂ）にお
いて、本実施例が前記一実施例と違う点は、（ａ）のＭ
ＯＳトランジスタＰ２，Ｎ２がそれぞれ抵抗Ｒ2 ，Ｒ3
となっている部分であり、接点Ｃ，Ｄの電位を〔ＶＣ＝
ＶＤＤ−｜ＶＴＰ｜〕，〔ＶＤ＝ＶＴＮ〕に設定すれ
ば、その他の部分，動作は前記一実施例と同様である。
【００２５】以上のように、ラッチアップ防止回路の基
本構成は、図１のようになり、インピーダンスＺ1 ，Ｚ
2 ，Ｚ3 はＮ型ＭＯＳトランジスタ１０，Ｐ型ＭＯＳト
ランジスタ１１のゲート電位を設定出来るものなら何で
もよく、また出力端子ＯＵＴのみでなく、入力端子ＩＮ
あるいは多電源回路においても有効であることは言うま
でもない。
本構成は、図１のようになり、インピーダンスＺ1 ，Ｚ
2 ，Ｚ3 はＮ型ＭＯＳトランジスタ１０，Ｐ型ＭＯＳト
ランジスタ１１のゲート電位を設定出来るものなら何で
もよく、また出力端子ＯＵＴのみでなく、入力端子ＩＮ
あるいは多電源回路においても有効であることは言うま
でもない。
【００２６】
【発明の効果】以上説明したように、本発明によるラッ
チアップ防止回路は、ＩＣ外部からのサージ電流をその
端子に接続した例えばＰ型ＭＯＳトランジスタ及びＮ型
ＭＯＳトランジスタを通して電源に流すことにより、基
板への電流注入をなくすことができるから、ラッチアッ
プを押さえるという効果がある。
チアップ防止回路は、ＩＣ外部からのサージ電流をその
端子に接続した例えばＰ型ＭＯＳトランジスタ及びＮ型
ＭＯＳトランジスタを通して電源に流すことにより、基
板への電流注入をなくすことができるから、ラッチアッ
プを押さえるという効果がある。
【図１】本発明のラッチアップ防止回路を示すブロック
図である。
図である。
【図２】（ａ），（ｂ）は本発明の一実施例のラッチア
ップ防止回路の回路図である。
ップ防止回路の回路図である。
【図３】（ａ），（ｂ），（ｃ）は従来のラッチアップ
現象を示すそれぞれインバータ回路，基板の前面図，寄
生トランジスタの等価回路図である。
現象を示すそれぞれインバータ回路，基板の前面図，寄
生トランジスタの等価回路図である。
【図４】（ａ），（ｂ）は従来のラッチアップ防止回路
を示すそれぞれ断面図，寄生トランジスタの等価回路図
である。
を示すそれぞれ断面図，寄生トランジスタの等価回路図
である。
ＩＮ 入力端子 ＯＵＴ 出力端子 Ｚ1 ，Ｚ2 ，Ｚ3 インピーダンス １１，Ｐ，Ｐ１，Ｐ２ Ｐチャネル型ＭＯＳトランジ
スタ １０，Ｎ，Ｎ１，Ｎ２ Ｎチャネル型ＭＯＳトランジ
スタ Ｐ＋，Ｎ＋ Ｐ型及びＮ型拡散領域 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 ＲPwell ，ＲNsub 抵抗 Ｄ１，Ｄ２ ダイオード Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７ 寄生ト
ランジスタ ＶＤＤ，ＶＳＳ 電源
スタ １０，Ｎ，Ｎ１，Ｎ２ Ｎチャネル型ＭＯＳトランジ
スタ Ｐ＋，Ｎ＋ Ｐ型及びＮ型拡散領域 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 ＲPwell ，ＲNsub 抵抗 Ｄ１，Ｄ２ ダイオード Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７ 寄生ト
ランジスタ ＶＤＤ，ＶＳＳ 電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06 H01L 27/095
Claims (2)
- 【請求項１】 ドレインを第１の電源に接続したＮ型Ｍ
ＯＳＦＥＴと、 ドレインを前記第１の電源より低い第２の電源に接続
し、ソースを前記Ｎ型ＭＯＳＦＥＴのソースに接続した
Ｐ型ＭＯＳＦＥＴと、 ソースを前記第１の電源に接続し、ゲートとドレインを
接続すると共に前記Ｐ型ＭＯＳＦＥＴのゲートに接続し
たＰ型ＭＯＳダイオードと、 ソースを前記第２の電源に接続し、ゲートとドレインを
接続すると共に前記Ｎ型ＭＯＳＦＥＴのゲートに接続し
たＮ型ＭＯＳダイオードと、 前記Ｐ型ＭＯＳダイオードのドレインと前記Ｎ型ＭＯＳ
ダイオードのドレイン間に接続した抵抗とを備え、 前記Ｎ型ＭＯＳＦＥＴのソースを入力端子又は出力端子
若しくは入出力端子 とするラッチアップ防止回路。 - 【請求項２】 ドレインを第１の電源に接続したＮ型Ｍ
ＯＳＦＥＴと、 ドレインを前記第１の電源より低い第２の電源に接続
し、ソースを前記Ｎ型ＭＯＳＦＥＴのソースに接続した
Ｐ型ＭＯＳＦＥＴと、 一端を前記第１の電源に接続し、他端を前記Ｐ型ＭＯＳ
ＦＥＴのゲートに接続した第１の抵抗と、 一端を前記第１の抵抗の他端に接続し、他端を前記Ｎ型
ＭＯＳＦＥＴのゲートに接続した第２の抵抗と、 一端を前記第１の電源よりも低い第２の電源に接続し、
他端を前記第２の抵抗の他端に接続した第３の抵抗とを
備え、 前記Ｐ型ＭＯＳＦＥＴのゲート電圧は、第１の電源電圧
から前記Ｐ型ＭＯＳＦＥＴのしきい値電圧の絶対値を引
いた電圧であり、 前記Ｎ型ＭＯＳＦＥＴのゲート電圧は、第２の電源電圧
に前記Ｎ型ＭＯＳＦＥＴのしきい値電圧を加算した電圧
であり 、前記Ｎ型ＭＯＳＦＥＴのソースを入力端子又は出力端子
若しくは入出力端子 とするラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285783A JP2821294B2 (ja) | 1991-10-31 | 1991-10-31 | ラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285783A JP2821294B2 (ja) | 1991-10-31 | 1991-10-31 | ラッチアップ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129531A JPH05129531A (ja) | 1993-05-25 |
| JP2821294B2 true JP2821294B2 (ja) | 1998-11-05 |
Family
ID=17696014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285783A Expired - Lifetime JP2821294B2 (ja) | 1991-10-31 | 1991-10-31 | ラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821294B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950559A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置保護回路 |
| JPS62268143A (ja) * | 1986-05-16 | 1987-11-20 | Nec Corp | 半導体装置 |
| JPH0386013A (ja) * | 1989-08-30 | 1991-04-11 | Masaya Maruo | 過電流保護回路 |
-
1991
- 1991-10-31 JP JP3285783A patent/JP2821294B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129531A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |