KR100280437B1 - 씨모스트랜지스터구조 - Google Patents

Abstract

본 발명은 씨모스 트랜지스터 구조에 관한 것으로, 종래 씨모스 트랜지스터 구조는 기생 트랜지스터의 발생으로 인한 래치업 현상으로, 씨모스 트랜지스터 구조가 절연파괴되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 P형 기판(1)에 각각 소정거리 이격되도록 형성한 딥웰(DEEP WELL, 2, 3)과; 상기 두 딥웰(2,3)의 사이에 노출된 P형 기판(1)에 형성되며, 그 상부에 피모스 트랜지스터(PM1)가 형성된 N웰(4)과; 상기 N웰(4)의 측면에 접하며, 딥웰(2,3)의 영역에 형성된 P웰(5,6)과; 상기 P웰(5,6)의 측면부 딥웰(2,3)의 영역에 각각 형성한 N웰(7,8)와; 상기 N웰(8)의 측면 딥웰(3)의 영역에 형성되며, 그 상부에 엔모스 트랜지스터(NM1)가 형성된 P웰(9)로 구성하고, 딥웰(2,3)과 엔웰(4,8)에는 정전압(VA), P웰(9)에는 부전압(VB)을 인가하여 기판으로부터 기판과 동일한 형의 웰을 분리시킴으로써 래치업 현상을 방지하는 효과가 있다.

Description

씨모스 트랜지스터 구조{STRUCTURE FOR CMOS TRANSISTOR}

본 발명은 씨모스 트랜지스터의 구조에 관한 것으로, 특히 3중의 웰을 형성하여 씨모스 트랜지스터 구조에서 발생하는 래치업 현상을 방지하는데 적당하도록 한 씨모스 트랜지스터의 구조에 관한 것이다.

일반적으로, 씨모스 트랜지스터(CMOS transistor)는 보통 P형의 반도체 기판에 N형의 웰을 형성하고, 그 N웰의 상부에 피모스 트랜지스터와 상기 P형 기판의 상부에 엔모스 트랜지스터를 제조하여 형성하며, 각각의 게이트에 동일한 입력신호를 입력하고, 피모스 트랜지스터의 소스측에 전원전압, 엔모스 트랜지스터의 소스측에 접지전압을 인가하여, 피모스 트랜지스터와 엔모스 트랜지스터의 드레인에서 출력신호가 출력되도록 금속배선을 형성한다. 이와 같은 구조는 인버터로 불리우며, 보통 출력버퍼로 사용된다. 이와 같이 종래의 씨모스 트랜지스터 구조는 기판에 하나의 웰을 형성하고, 그 웰과 기판에 각각 그 형이 다른 모스 트랜지스터를 포함하였으며, 이와 같은 종래 씨모스 트랜지스터 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 씨모스 트랜지스터의 단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부에 형성한 N웰(2)과; 상기 N웰(2)의 상부에 형성한 피모스 트랜지스터(PM1)와; 상기 P형 기판(1)의 상부에 형성한 엔모스 트랜지스터(NM1)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1) 각각의 게이트에 입력신호(IN0,IN1)를 인가하기 위한 배선(ML1),(ML2)과; 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1) 각각의 소스에 전압(VA,VB)을 인가하기 위한 금속배선(ML3,ML4)과; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인을 연결하며 출력신호(OUT)를 외부로 인가하기 위한 금속배선(ML5)을 포함하여 구성된다.

도2는 도1의 등가회로도로서, 이에 도시한 바와 같이 정전압(VA)과 부전압(VB)사이에 직렬접속되며, 각각의 게이트에 인가되는 입력신호(IN0,IN1)에 따라 도통제어되어, 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)로 구성된다.

이와 같은 구조는 씨모스 트랜지스터를 이용하여 출력버퍼회로를 구현한 것이며, 상기와 같은 구성의 출력버퍼회로의 동작은 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 상태에 따라 출력신호(OUT)는 정전압(VA) 또는 부전압(VB)으로 결정되어 출력된다.

도3은 상기 도1에 도시한 씨모스 트랜지스터 구조에서 P형 기판(1) 및 N웰(2)의 영향으로 생기는 기생 바이폴라 트랜지스터의 연결도로서, 이에 도시한 바와 같이 에미터에 출력신호(OUT)를 인가받고, 그 정전압(VA)를 그 베이스에 인가받는 PNP형 바이폴라 트랜지스터(Q1)와; 상기 PNP형 바이폴라 트랜지스터(Q1)의 컬렉터에 그 베이스가 접속되며, 그 컬렉터에 정전압(VA)를 인가받으며, 그 에미터에 부전압(VB)을 인가받은 NPN형 바이폴라 트랜지스터(Q2)와; 각각 상기 PNP형 바이폴라 트랜지스터(Q1)와 NPN형 바이폴라 트랜지스터(Q2)의 베이스와 에미터를 연결하는 저항(R1),(R2)으로 구성된다.

이와 같은 구성의 기생 바이폴라 트랜지스터의 영향으로 래치업(LATCH UP)이라는 영향이 발생한다. 즉, 출력신호(OUT)의 이상으로 그 출력신호(OUT)의 값이 정전압(VA)보다 커지게 되는 경우에는 상기 PNP형 바이폴라 트랜지스터(Q1)가 도통되고, 그 컬렉터로 전류가 흐르게 되어, 저항(R2)에 인가되는 전압은 증가하게 된다.

이때, 그 컬렉터에 연결된 NPN형 바이폴라 트랜지스터(Q2)의 베이스와 컬렉터에 연결된 저항(R2)의 전압값이 커짐에 따라 그 NPN형 바이폴라 트랜지스터(Q2)가 턴온되어, 저항(R1)에 인가되는 전압의 값을 증가시켜, PNP형 바이폴라 트랜지스터(Q1)의 도통정도를 더욱 심화시키며, 이와 같은 동작의 반복으로 순방향 피드백 현상이 일어나 씨모스 트랜지스터가 파괴되는 결과를 초래한다.

상기한 바와 같이 종래 씨모스 트랜지스터 구조에서는 기생 트랜지스터의 발생으로 인한 래치업 현상으로, 씨모스 트랜지스터 구조가 절연파괴되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 래치업 현상을 방지할 수 있는 씨모스 트랜지스터 구조를 제공함에 그 목적이 있다.

도1은 종래 씨모스 트랜지스터의 단면도.

도2는 도1의 등가회로도.

도3은 도1의 기생 바이폴라 트랜지스터 연결도.

도4는 본 발명 씨모스 트랜지스터의 단면도.

도5는 도4의 기생 바이폴라 트랜지스터 연결도.

***도면의 주요 부분에 대한 부호의 설명***

1:P형 기판 2,3:딥웰

4,7,8:N웰 5,6,9:P웰

NM1:엔모스 트랜지스터 PM1:피모스 트랜지스터

상기와 같은 목적은 특정 형의 기판에 형성된 서로 다른 형의 웰과; 그 각각의 웰 상부에 형성된 피모스 트랜지스터 및 엔모스 트랜지스터를 포함하여 구성되는 씨모스 트랜지스터에 있어서, 상기 기판과 동일한 형의 웰의 사이에 기판으로부터 기판과 동일한 형의 웰을 전기적으로 분리하는 분리 웰을 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4는 본 발명 씨모스 트랜지스터 구조의 단면도로서, 이에 도시한 바와 같이 P형 기판(1)에 각각 소정거리 이격되도록 형성한 N형 딥웰(DEEP WELL, 2, 3)과; 상기 두 딥웰(2,3)의 사이의 P형 기판(1)에 형성되며, 그 상부에 피모스 트랜지스터(PM1)가 형성된 N웰(4)과; 상기 N웰(4)의 양측면에 접하며, 상기 딥웰(2,3)과 기판(1)영역에 형성된 P웰(6,9)과; 상기 P웰(6,9)의 일측면에 접하며 딥웰(2,3)의 영역에 각각 형성한 N웰(7,8)와; 상기 N웰(8)의 측면 딥웰(3)의 영역에 형성되며, 그 상부에 엔모스 트랜지스터(NM1)가 형성된 P웰(5)로 구성된다. 이때, 딥웰(2,3)과 엔웰(7)에는 정전압(VA), P웰(5)에는 부전압(VB)을 인가한다.

이와 같은 구성을 보통 삼중 웰구조(TRIPPLE WELL STRUCTURE)하고 하며, 이와 같은 구조로 그 상부에 엔모스 트랜지스터(NM1)가 제조되는 P웰(5)을 P형 기판(1)으로 부터 분리시켰다. 즉 전기적으로 분리시켜, 기생 바이폴라 트랜지스터의 접속부를 접속해제한 것으로, 이와 같은 기생 바이폴라 트랜지스터의 연결도를 도5에 나타내었다.

도5는 도4에 있어서, 기생 바이폴라 트랜지스터의 연결도로서, 이에 도시한 바와 같이 종래 도3에 도시한 기생 바이폴라 트랜지스터의 연결도에서 저항(R2)을 제거한 구조를 갖는다.

이와 같은 본 발명의 구성에서 정전압(VA)값보다 출력신호(OUT)의 전압값이 더 큰 경우 PNP형 바이폴라 트랜지스터(Q1)가 도통되어, NPN형 바이폴라 트랜지스터(Q2)의 베이스측 전압을 증가시키는 방향으로 전류가 흐르게 된다.

이때, 상기 NPN형 바이폴라 트랜지스터(Q2)는 도4의 딥웰(3)에 의해 베이스 에미터간이 오픈 상태가 되며, 베이스측의 전압이 적어도 정전압(VA) 이상이 되어야 턴온된다. 그러나, 일반적으로 NPN형 바이폴라 트랜지스터(Q2)의 베이스인 P형 기판(1)에는 부전압(VB)이 인가되므로, NPN형 바이폴라 트랜지스터(Q2)는 턴온되지 않는다.

이와 같은 동작으로, 상기 PNP형 바이폴라 트랜지스터(Q1)는 그 도통정도가 유지되며, 래치업 현상의 원인인 순방향 피드백 현상은 일어나지 않는다.

상기한 바와 같이 본 발명은 삼중 웰을 형성하여 기판으로부터 기판과 동일한 형의 웰을 분리시킴으로써 래치업 현상을 방지하는 효과가 있다.

Claims (1)

1. P형 기판(1)에 각각 소정거리 이격되도록 형성한 N형 딥웰(DEEP WELL, 2, 3)과; 상기 두 딥웰(2,3)의 사이의 P형 기판(1)에 형성되며, 그 상부에 피모스 트랜지스터(PM1)가 형성된 N웰(4)과; 상기 N웰(4)의 양측면에 접하며, 상기 딥웰(2,3)과 기판(1)영역에 형성된 P웰(6,9)과; 상기 P웰(6,9)의 일측면에 접하며 딥웰(2,3)의 영역에 각각 형성한 N웰(7,8)와; 상기 N웰(8)의 측면 딥웰(3)의 영역에 형성되며, 그 상부에 엔모스 트랜지스터(NM1)가 형성된 P웰(5)을 포함하여 된 것을 특징으로 하는 씨모스 트랜지스터 구조.