JPS6365715A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6365715A JPS6365715A JP61210385A JP21038586A JPS6365715A JP S6365715 A JPS6365715 A JP S6365715A JP 61210385 A JP61210385 A JP 61210385A JP 21038586 A JP21038586 A JP 21038586A JP S6365715 A JPS6365715 A JP S6365715A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スイッチング時にＣＭＯＳＩ−ランジスタ
に流れる貫通電流を低減することのできる半導体集積回
路装置に関するものである。
に流れる貫通電流を低減することのできる半導体集積回
路装置に関するものである。
第４図は従来のＣＭＯＳ半導体集積回路装＝であり、図
において、Ａは入力端子、Ｂは出力端子、Ｐ、はＰチャ
ネルＭＯ３Ｉ−ランジスタ、Ｎ、はＮチャネルＭＯＳト
ランジスタ、１は回路上の高電位（ｖｃｃ） 、２は回
路上の低電位（ＧＮＤ）である、また、第５図（ａ）は
入力電圧■６が０■からＶ、ｅに遷移するときの出力電
圧■、の状態を示し、第５図（′ｂ）は入力電圧■、が
ＯＶからＶＣＣに遷移するときのトランジスタＰ、のゲ
ート・ソース間電位差ＶＯＦとトランジスタＮ、のゲー
ト・ソース間電位差■。の変化を示す。また、第６図は
第４図の回路に寄生する回路あるいは負荷としてインダ
クタンスとキャパシタンスを付加した回路を示し、図に
おいて、Ｌ＋、Ｌｚは集積回路内のフレーム。
において、Ａは入力端子、Ｂは出力端子、Ｐ、はＰチャ
ネルＭＯ３Ｉ−ランジスタ、Ｎ、はＮチャネルＭＯＳト
ランジスタ、１は回路上の高電位（ｖｃｃ） 、２は回
路上の低電位（ＧＮＤ）である、また、第５図（ａ）は
入力電圧■６が０■からＶ、ｅに遷移するときの出力電
圧■、の状態を示し、第５図（′ｂ）は入力電圧■、が
ＯＶからＶＣＣに遷移するときのトランジスタＰ、のゲ
ート・ソース間電位差ＶＯＦとトランジスタＮ、のゲー
ト・ソース間電位差■。の変化を示す。また、第６図は
第４図の回路に寄生する回路あるいは負荷としてインダ
クタンスとキャパシタンスを付加した回路を示し、図に
おいて、Ｌ＋、Ｌｚは集積回路内のフレーム。
金線やプリント基板の配線に寄生するインダクタンス、
Ｃ＋ ＋ Ｃｔはキャパシタンスである。
Ｃ＋ ＋ Ｃｔはキャパシタンスである。
次に動作について説明する。入力電圧ＶＡが変化するに
従い、ＶＧＰとＶＧＨも変化し、このときトランジスタ
Ｐ、とＮ１が同時にオンすると、ｖｃｃｌからＧＮＤ２
へ貫通電流が流れる。この貫通電流は、■。アとＶＧＨ
によるトランジスタのオン抵抗によって制限される。貫
通電流はトランジスタＰ１とＮ、のオン抵抗が等しくな
るとき、すなわち出力電圧■３がＶｃｃ／２になるとき
最大となる。
従い、ＶＧＰとＶＧＨも変化し、このときトランジスタ
Ｐ、とＮ１が同時にオンすると、ｖｃｃｌからＧＮＤ２
へ貫通電流が流れる。この貫通電流は、■。アとＶＧＨ
によるトランジスタのオン抵抗によって制限される。貫
通電流はトランジスタＰ１とＮ、のオン抵抗が等しくな
るとき、すなわち出力電圧■３がＶｃｃ／２になるとき
最大となる。
通常トランジスタＰ、とＮｌの出力駆動能力は等しく設
定されているので、貫通電流が最大となるのはＶＧＰと
■。が等しくなる時であり、ＶＧ、、 ＶＧＮｒ
■Ａとの関係は常に以下の関係が保たれる。
定されているので、貫通電流が最大となるのはＶＧＰと
■。が等しくなる時であり、ＶＧ、、 ＶＧＮｒ
■Ａとの関係は常に以下の関係が保たれる。
Ｖｃｐ−Ｖｃｃ Ｖａ
ＶＧＮ＝ＶＡ
■Ｇ、＋■ＧＮ＝■、Ｃ
〔発明が解決しようとする問題点〕
従来の半導体集積回路装置は以上のように構成されてい
るので、スイッチング時に過大な貫通電流が流れ、特に
第６図に示す回路では、Ｌ、、Ｌ、に起電力を生じ、さ
らにＬ＋、Ｃ＋およびＰｌのオン抵抗、あるいはＬｘ、
Ｃ＊およびＮ、のオン抵抗による共振を起こし、ノイズ
を発生するという問題点があり、これは特に高速で出力
電流の大きなＣＭＯＳ回路に顕著であった。
るので、スイッチング時に過大な貫通電流が流れ、特に
第６図に示す回路では、Ｌ、、Ｌ、に起電力を生じ、さ
らにＬ＋、Ｃ＋およびＰｌのオン抵抗、あるいはＬｘ、
Ｃ＊およびＮ、のオン抵抗による共振を起こし、ノイズ
を発生するという問題点があり、これは特に高速で出力
電流の大きなＣＭＯＳ回路に顕著であった。
この発明は上記のような問題点を解消するためになされ
たもので、スイッチング時の貫通電流を低減することの
できる半導体集積回路装置を得ることを目的とする。
たもので、スイッチング時の貫通電流を低減することの
できる半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、ＣＭＯ〆Ｓ回路
の入力とＮチャネルＭＯＳトランジスタのゲートとの間
に電流が流れることにより電圧降下を生じる電圧降下回
路を設け、かつ上記ゲートを抵抗を介して低電位に接続
しものである。
の入力とＮチャネルＭＯＳトランジスタのゲートとの間
に電流が流れることにより電圧降下を生じる電圧降下回
路を設け、かつ上記ゲートを抵抗を介して低電位に接続
しものである。
この発明においては、ＣＭＯＳ回路の入力とＮチャネル
ＭＯＳトランジスタのそれぞれのゲートとの間に電流が
流れることにより電圧降下を生じる電圧降下回路を設け
、かつ上記ゲートを抵抗を介して低電位に接続したので
、Ｐチャネル、及びＮチャネルＭＯＳトランジスタのゲ
ート・ソース間電位差を小さくでき、スイッチング時の
貫通電流を低減することができる。
ＭＯＳトランジスタのそれぞれのゲートとの間に電流が
流れることにより電圧降下を生じる電圧降下回路を設け
、かつ上記ゲートを抵抗を介して低電位に接続したので
、Ｐチャネル、及びＮチャネルＭＯＳトランジスタのゲ
ート・ソース間電位差を小さくでき、スイッチング時の
貫通電流を低減することができる。
以下、この発明の一実施例を図について説明する。
第１図、第２図はこの発明の一実施例による半導体集積
回路装置を示し、図において、Ａ、Ｂ。
回路装置を示し、図において、Ａ、Ｂ。
Ｐ＋ 、ＮＩ 、ｌ、２は従来例と同じものを示し、Ｃ
はトランジスタＮ、のゲート入力、Ｚは電流が流れるこ
とにより電圧降下を生じる電圧降下回路、Ｒは電圧降下
回路Ｚに流れる電流を制限するための電流制限抵抗であ
る。そして、本実施例は電圧降下回路Ｚとしてショット
キＮＰＮ トランジスタＴＲ，を用い、入力端子Ａをシ
ョットキＮ Ｐ Ｎ トランジスタＴＲ，のベースに、
ゲート人力Ｃをエミッタに、及び電流制限抵抗Ｒを介し
てアースに接続して構成している。
はトランジスタＮ、のゲート入力、Ｚは電流が流れるこ
とにより電圧降下を生じる電圧降下回路、Ｒは電圧降下
回路Ｚに流れる電流を制限するための電流制限抵抗であ
る。そして、本実施例は電圧降下回路Ｚとしてショット
キＮＰＮ トランジスタＴＲ，を用い、入力端子Ａをシ
ョットキＮ Ｐ Ｎ トランジスタＴＲ，のベースに、
ゲート人力Ｃをエミッタに、及び電流制限抵抗Ｒを介し
てアースに接続して構成している。
また、第３図（ａ）は入力電圧Ｖ、が変化するときの出
力電圧Ｖｌｌ ゲート入力電圧ｖｃの伝達特性を示し、
第３図（ｂ）は入力電圧ｖＡが変化するときの■。、ト
ランジスタＰ、のゲート・ソース間電位差ＶＩＩＦ、
トランジスタＮ１のゲート・ソース間電位差ｖＧＮの
変化を示し、図において、ｖ２は本実施例回路のスレッ
ショルド電圧、■□はショットキＮＰＮトランジスタＴ
ＲＩのベース・エミッタ間電位差である。
力電圧Ｖｌｌ ゲート入力電圧ｖｃの伝達特性を示し、
第３図（ｂ）は入力電圧ｖＡが変化するときの■。、ト
ランジスタＰ、のゲート・ソース間電位差ＶＩＩＦ、
トランジスタＮ１のゲート・ソース間電位差ｖＧＮの
変化を示し、図において、ｖ２は本実施例回路のスレッ
ショルド電圧、■□はショットキＮＰＮトランジスタＴ
ＲＩのベース・エミッタ間電位差である。
このような構成になる回路では、電圧降下回路２と電流
制限抵抗Ｒを通じてＧＮＤ２へ適度な電流が流れ、ゲー
ト入力電圧■。は入力電圧■１より常にベース、エミッ
タ間電位差Ｖ□だけ小さくなり、 Ｖ Ｇｔ ” Ｖ ＧＮ＝ Ｖ ＣＣＶ Ｂｙとなる。
制限抵抗Ｒを通じてＧＮＤ２へ適度な電流が流れ、ゲー
ト入力電圧■。は入力電圧■１より常にベース、エミッ
タ間電位差Ｖ□だけ小さくなり、 Ｖ Ｇｔ ” Ｖ ＧＮ＝ Ｖ ＣＣＶ Ｂｙとなる。
ＶＧＦおよびＶＧＮは入力電圧■１が変化するに従い変
化し、■。、がトランジスタＰ、のスレッショルド電圧
、ＶＧＮがトランジスタＮ１のスレッショルド電圧を同
時に越えている期間にトランジスタＰ、とＮＩは同時に
オンし、ＶｃｃｌからＧＮＤ２へ貫通電流が流れる。こ
の貫通電流は、出力電圧■３がＶｃｃ／２のとき最大と
なるが、このとき、ｖｃｐとＶ。は、通常トランジスタ
Ｐ、とＮ。
化し、■。、がトランジスタＰ、のスレッショルド電圧
、ＶＧＮがトランジスタＮ１のスレッショルド電圧を同
時に越えている期間にトランジスタＰ、とＮＩは同時に
オンし、ＶｃｃｌからＧＮＤ２へ貫通電流が流れる。こ
の貫通電流は、出力電圧■３がＶｃｃ／２のとき最大と
なるが、このとき、ｖｃｐとＶ。は、通常トランジスタ
Ｐ、とＮ。
の出力駆動能力が等しく設定されているため等しい。
従って、従来回路においては、貫通電流のピークは
ＶＧＰ−ＶＧＮ−ＶＣＣ／２
であったのに対し、本実施例回路では、Ｖｃ、ｐ−ＶＧ
Ｎ−（ＶＣＣ−Ｖａｔ）／２となるため、トランジスタ
Ｐ、、Ｎｌのゲート・ソース間の電位差が小さくなり、
貫通電流を低減することができ、貫通電流により発生す
るノイズを低減することができる。
Ｎ−（ＶＣＣ−Ｖａｔ）／２となるため、トランジスタ
Ｐ、、Ｎｌのゲート・ソース間の電位差が小さくなり、
貫通電流を低減することができ、貫通電流により発生す
るノイズを低減することができる。
なお、本実施例では、電圧降下回路Ｚを設けたため、入
力電圧■１がＨレベルのとき、電圧降下回路Ｚと電流制
限抵抗Ｒを通じＧＮＤへ電流が流れるが、該電流は電流
制御Ｉｌ抵抗Ｒにより制限することができるので、電流
消費を抑制することができる。
力電圧■１がＨレベルのとき、電圧降下回路Ｚと電流制
限抵抗Ｒを通じＧＮＤへ電流が流れるが、該電流は電流
制御Ｉｌ抵抗Ｒにより制限することができるので、電流
消費を抑制することができる。
なお、上記実施例では、電圧降下回路をショットキＮＰ
Ｎトランジスタで構成したが、これはＮチャネルＭＯＳ
トランジスタ、拡散抵抗、ポリシリコン抵抗のいずれで
構成してもよく、同様の効果を奏する。
Ｎトランジスタで構成したが、これはＮチャネルＭＯＳ
トランジスタ、拡散抵抗、ポリシリコン抵抗のいずれで
構成してもよく、同様の効果を奏する。
以上のように、この発明の半導体集積回路装置によれば
、ＣＭＯＳ回路の入力とＮチャネルＭＯＳトランジスタ
のゲートとの間に電流が流れることにより電圧降下を生
じる電圧降下回路を設け、かつ上記ゲートを抵抗を介し
て低電位に接続したので、Ｐチャネル及びＮチャネルＭ
ＯＳトランジスタのゲート・ソース間電位差を小さくで
き、スイッチング時の貫通電流を低減することができる
効果がある。
、ＣＭＯＳ回路の入力とＮチャネルＭＯＳトランジスタ
のゲートとの間に電流が流れることにより電圧降下を生
じる電圧降下回路を設け、かつ上記ゲートを抵抗を介し
て低電位に接続したので、Ｐチャネル及びＮチャネルＭ
ＯＳトランジスタのゲート・ソース間電位差を小さくで
き、スイッチング時の貫通電流を低減することができる
効果がある。
第１図及び第２図はこの発明の一実施例による半導体集
積回路装置を示すブロック図及び回路図、第３図（ａ）
は上記実施例において入力電圧ｖＡが変化するときの出
力電圧■８．ゲート入力端子ｖｃの伝達特性を示す図、
第３図（ｂｌは上記実施例において入力電圧ｖＡが変化
するときのゲート入力電圧Ｖｃ、トランジスタＰ１のゲ
ート・ソース間電位差ＶＧ？、トランジスタＮ１のゲー
ト・ソース間電位差ＶＧＮの変化を示す図、第４図は従
来の半導体集積回路装置の一例を示す回路図、第５図（
ａ）は上記従来例において入力電圧■、がＯＶから■。 。 に遷移するときの出力電圧Ｖ、の状態を示す図、第５図
（ｂ）は上記従来例において入力端子■＾がＯＶから■
。、に遷移するときのトランジスタＰ１のゲート・ソー
ス間電位差■。、とトランジスタＮ。 のゲート・ソース間電位差ＶＧＮの変化を示す図、第６
図は上記従来例回路に寄生および負荷のインダクタンス
とキャパシタンスを付加した回路を示す回路図である。 図において、Ａは入力端子、Ｂは出力端子、ＰｌはＰチ
ャネルＭＯＳトランジスタ、Ｎ、はＮチャネルＭＯ３Ｉ
−ランジスタ、ＣはＮ、のゲート入力、Ｔ Ｒｌはショ
ットキＮＰＮ トランジスタ、Ｒは電流制限抵抗、Ｚは
電圧降下回路、１は高電位（■ｃｃ）、２は低電位（Ｇ
ＮＤ）である。 なお図中同一符号は同−又は相当部分を示す。
積回路装置を示すブロック図及び回路図、第３図（ａ）
は上記実施例において入力電圧ｖＡが変化するときの出
力電圧■８．ゲート入力端子ｖｃの伝達特性を示す図、
第３図（ｂｌは上記実施例において入力電圧ｖＡが変化
するときのゲート入力電圧Ｖｃ、トランジスタＰ１のゲ
ート・ソース間電位差ＶＧ？、トランジスタＮ１のゲー
ト・ソース間電位差ＶＧＮの変化を示す図、第４図は従
来の半導体集積回路装置の一例を示す回路図、第５図（
ａ）は上記従来例において入力電圧■、がＯＶから■。 。 に遷移するときの出力電圧Ｖ、の状態を示す図、第５図
（ｂ）は上記従来例において入力端子■＾がＯＶから■
。、に遷移するときのトランジスタＰ１のゲート・ソー
ス間電位差■。、とトランジスタＮ。 のゲート・ソース間電位差ＶＧＮの変化を示す図、第６
図は上記従来例回路に寄生および負荷のインダクタンス
とキャパシタンスを付加した回路を示す回路図である。 図において、Ａは入力端子、Ｂは出力端子、ＰｌはＰチ
ャネルＭＯＳトランジスタ、Ｎ、はＮチャネルＭＯ３Ｉ
−ランジスタ、ＣはＮ、のゲート入力、Ｔ Ｒｌはショ
ットキＮＰＮ トランジスタ、Ｒは電流制限抵抗、Ｚは
電圧降下回路、１は高電位（■ｃｃ）、２は低電位（Ｇ
ＮＤ）である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）同一半導体基板内に、ＰチャネルおよびＮチャネ
ルＭＯＳトランジスタを形成してなるＣＭＯＳ半導体集
積回路装置において、 ＣＭＯＳ回路の入力と上記ＮチャネルＭＯＳトランジス
タのゲートとの間に電流が流れることにより電圧降下を
生じる電圧降下回路を設け、かつ上記ゲートを抵抗を介
して低電位に接続したことを特徴とする半導体集積回路
装置。 - （２）上記電圧降下回路は、ショットキＮＰＮトランジ
スタ、ＮチャネルＭＯＳトランジスタ、拡散抵抗又はポ
リシリコン抵抗のいずれかにより構成されていることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210385A JPS6365715A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210385A JPS6365715A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365715A true JPS6365715A (ja) | 1988-03-24 |
Family
ID=16588461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210385A Pending JPS6365715A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183211A (ja) * | 1989-12-12 | 1991-08-09 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1986
- 1986-09-05 JP JP61210385A patent/JPS6365715A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183211A (ja) * | 1989-12-12 | 1991-08-09 | Mitsubishi Electric Corp | 出力バツフア回路 |
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