JPH04104612A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路さらにはＮチャンネル型ＭＯ
３ＦＥＴを有する回路のホットキャリア対策技術に関し
、例えばＣＭＯ８回路とバイポーラトランジスタ回路と
を結合して成るＢｉＣＭ○Ｓ回路に適用して有効な技術
に関する。

〔従来の技術〕

ＣＭＯ８回路の高集積性、低消費電力性と、バイポーラ
トランジスタ回路の高速性とを合わせ持ったＢｉＣＭＯ
Ｓ回路においては、素子の微細化に伴う電源電圧低下に
よりその高速性が失われる。

これは、電源電圧低下と共［こバイポーラトランジスタ
のベース・エミッタ電圧（Ｖｂｅ）が低下しないため、
ＢｉＣＭＯＳ回路の出力電圧がバイポーラトランジスタ
の順方向電圧（Ｖｂ’ｅ）だけ低下することによりＭＯ
ＳＦＥＴに加えられる実効的ゲート電位が低減されＭＯ
ＳＦＥＴのオン抵抗が増大されることにより遅延時間が
増大される効果が顕著となることに起因する。このこと
については、「アイ・イー・デイ−・エム　１９８９゜
トランザクション　オブ　テクニカル　ダイジェスト（
１９８９）第１６．５．１頁から第１６゜６．４頁（Ｉ
ＥＤＭ　　１９８９．Ｔｒａｎｓａｃｔｉｏｎ　　ｏｆ
　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ　　（１９８
９）　　ｐｐ１６．５．１−１６゜６．４）に詳述され
ている。

〔発明が解決しようとする課題〕

従来の半導体技術について本発明者が検討したところに
よれば、以下のような問題点のあることが明かにされた
。

ゲート長０．８ミクロンのＭＯＳＦＥＴでは、電源電圧
５ボルトを当該ＭＯ３ＦＥＴに直接部した場合でも動作
するが、ゲート長０．６ミクロン以下のＭＯＳＦＥＴの
場合にはホットキャリアによる素子劣化のために５ボル
ト動作が不可能とされる。つまりゲート長が０．６ミク
ロン以下であるようなホットキャリア耐圧の低いＭＯＳ
ＦＥＴでは、＠課電圧を５ボルトよりも低い値に設定し
なければならない。しかしながらこのような仕様では、
一般に５ボルト単一電源がＩＣ（集積回路）の標準電位
とされる中で非常に使いにくいものとされる。例えばＩ
Ｃ内部に、電源入力端子の５ボルト電圧を所定電位に低
下させるための電源回路を設けるようにすれば、見かけ
上５ボルト動作可能なＩＣとなる。しかしそれでは当該
電源回路のためにチップ面積が大幅に増大してしまう。

本発明の目的は、ホットキャリア耐圧の低いＦＥＴを含
む半導体集積回路を、当該回路のチップ面積を大幅に増
大させることなく５ボルト単一電源で動作させ得る技術
を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとうりである。

すなわち、Ｎチャンネル型ＭＯＳＦＥＴのドレインとソ
ースとの間の電位を電源電圧よりも低い値に制限する電
圧リミッタを当該Ｎチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
に直列接続して半導体集積回路を構成するものである。

ここで上記Ｘチャンネル型ＭＯＳＦＥＴのゲート長を０
．６ミクロン以下とすることができる。

〔作　用〕

上記手段によれば、電圧リミッタによりＮチャンネル型
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのトレインとソースとの間の電位
が電源電圧よりも低い値に制限される。このことが、上
記ＭＯ３ＦＥＴにホットキャリアの低い素子を用いた場
合でも５ボルト単一電源で動作可能とする。また、電圧
リミッタの採用は、電源入力端子の５ボルト電圧を所定
電位に低下させるための電源回路を不要とし、チップ面
積の増大をβ且止する。

〔実　施　例〕

第１図には、本発明にかかる半導体集積回路の一実施例
であるＢｉＣＭＯＳ回路が示される。同図に示される回
路は特しニ制限されないが、公知の半導体集積回路製造
技術により単結晶シリコンなどの一つの半導体基板に形
成される。

第１図において、電源電圧Ｖｄｄ端子と接地ラインとの
間には、プルアンプ用のバイポーラトランジスタＱ２と
、プルダウン用のバイポーラトランジスタＱ１との直列
接続回路が配置される。このトランジスタＱｌ、Ｑ２は
、いずれもＮＰＮ型とされる。

また、Ｐチャンネル型ＭＯＳＦＥＴＰ　１とＮチャンネ
ル型ＭＯＳＦＥＴＮＩとが直列接続されることにより、
ＣＭＯＳインバータ回路が形成され、このＣＭＯＳイン
バータ回路の出力箇所すなわちＭＯ３ＦＥＴＮＩ、ＰＬ
の直列接続点が上記バイポーラトランジスタＱ２のベー
スに結合される。

さらに、バイポーラトランジスタＱ１のコレクタとベー
スとの間にはＮチャンネル型ＭＯＳＦＥＴＮ２が結合さ
れる。そして、このＭＯＳＦＥＴＮ２のトレイン、及び
上記バイポーラトランジスタＱｌ、Ｑ２の直列接続箇所
は、本実施例回路の信号出力端子Ｖ　ｏ　ｕ　ｔに結合
され、ＭＯ３ＦＥＴＰｉ、Ｎｌ、Ｎ２のゲートは１本実
施例回路の信号入力端子Ｖｉｎに結合される。

ここで従来の回路構成に従えば、上記ＭＯ８ＦＥＴＮＩ
のソースがアースラインに直接結合され、また上記バイ
ポーラトランジスタＱ１のベースとアースラインとの間
には抵抗などが接続されるため、電源電圧Ｖｄｄ＝５Ｖ
　（ボルト）とする場合には上記ＭＯ３ＦＥＴＮＩ、Ｎ
２として例えばゲート長０．６ミクロン以下のようなホ
ットキャリア耐圧の低い素子を適用することができなか
った。

なぜなら、電源電圧（Ｖｄｄ＝５Ｖ）が高すぎるために
ホットキャリアによる素子劣化を生ずるからである。

そこで本実施例では、ＭＯＳＦＥＴＮＩのソースと接地
ライン、及びＭＯＳＦＥＴＮ２のソースと接地ラインと
の間にそれぞれ電圧リミッタ１０゜２０を設けることに
より、ＭＯＳＦＥＴＮＩ、Ｎ２のドレイン・ソース間電
圧を電源電圧Ｖｄｄよりも低い値に制限するようにして
いる。

さらに具体的には、ＭＯＳＦＥＴＮＩのソース電位Ｖｎ
ｌが、バイポーラトランジスタＱ２のベース・エラミッ
タ間順方向電圧Ｖｂｅよりもやや低い電圧に制限され、
これによりＭＯＳＦＥＴＮ１のドレイン・ソース間電位
は約４ボルトに制限される。

このようにＭＯＳＦＥＴＮＩのドレイン・ソース間電位
が制限されることにより、当該ＭＯＳＦＥＴＮＩにゲー
ト長０．６ミクロン以下のＭＯＳＦＥＴを適用した場合
でもホットキャリアに起因する素子劣化は生じない。そ
して電圧リミッタ１０が動作することによってバイポー
ラトランジスタＱ２の最低値も当該トランジスタＱ２の
Ｖ　ｂ　ｅよりもやや低い値に制限されるためＭＯＳＦ
ＥＴＰ１のソース・ドレイン間電圧も約４ボルトに制限
される。これにより、ＭＯＳＦＥＴＰ１にゲート長０．
６ミクロン以下のＭＯＳＦＥＴを適用した場合でもホッ
トキャリアによる素子劣化は生しない。尚、ＭＯＳＦＥ
ＴＮＩのソース電位ＶｎｌをバイポーラトランジスタＱ
２のＶｂｅより高い値に設定すると、出力電圧Ｖｏｕｔ
がロウレベルのときにバイポーラトランジスタＱ２のベ
ースに蓄積された電荷がＭＯＳＦＥＴＮＩを介して放電
されてもバイポーラトランジスタＱ２は十分なオフ状態
となることができず、出力電圧Ｖ　ｏ　ｕ　ｔのフォー
ルタイムを遅らせることになるので注意を要する。

上記のような電圧リミッタ１０の具体的構成としては種
々の態様が考えられる。例えば第２ａ図から第２ｃ図に
示されるようにＰＮ接合ダイオードや、ダイオード接続
されたＭＯＳＦＥＴなどによって」二記電圧リミッタ１
ｏを形成することができる。第２ｂ図にはＮチャンネル
型Ｍ、ＯＳ　Ｆ　Ｅ　Ｔを用いた場合が、第２Ｃ図には
Ｐチャンネル型ＭＯＳＦＥＴを用いた場合がそれぞれ示
される。電圧リミッタ１０においては、バイポーラトラ
ンジスタＱ２のベースに蓄積された電荷を高速に放電さ
せる必要があるため、可能な限り低抵抗であるのが望ま
れる。このような意味で電圧リミッタ１０に、ダイオー
ド接続されたＭＯＳＦＥＴを適用する場合にはそのゲー
ト幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）をできる
限り大きくすると良い。

同様に上記電圧リミッタ２０は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
Ｎ２のソース電位が、バイポーラトランジスタＱ１のベ
ース・エミッタ間順方向電圧Ｖｂｅよりもやや低い電圧
となるように制限され、これによりＭＯＳＦＥＴＮ２の
トレイン・ソース間電圧は約４ボルトに制限される。

このように電圧制限がなされることにより、当該ＭＯ８
ＦＥＴＮ２にゲート長０．６ミクロン以下のＭＯＳＦＥ
Ｔを適用した場合でもホットキャリアに起因する素子劣
化は生じない。尚、ＭＯＳＦＥＴＮ２のソース電位をバ
イポーラトランジスタＱ１のＶｂｅよりも高い値に設定
すると、出力電圧Ｖ　ｏ　ｕ　ｔがハイレベルのときに
バイポーラトランジスタＱ１のベースに蓄積された電荷
が電圧リミッタ２０を介して放電された場合でも当該バ
イポーラトランジスタＱ１は十分なオフ状態となること
ができず、出力電圧Ｖｏｕｔのライズタイムを遅らせる
ことになるので注意を要する。

上記のような電圧リミッタ２０の具体的な構成としては
種々の態様が考えられる。例えば第３ａ図から第３ｃ図
に示されるようにＰＮ接合ダオードや、ダイオード接続
されたＭＯＳＦＥＴなどによって上記電圧リミッタ２０
を形成することができる。出力電圧Ｖｏｕｔがロウレベ
ルのときバイポーラトランジスタＱ１のベースに十分な
電荷注入を行うため上記電圧リミッタ２０は高抵抗の回
路とする必要がある。そこで第３ａ図ではＰＮ接合ダイ
オードＤに抵抗Ｒが直列接続され、第３ｂ図、及び第３
ｃ図ではゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／
Ｌ）が小さくされる。

第４図には、特に制限されないが、ＰＮＮ接合ダイオー
ドＤにより電圧リミッタ１０を形成し、ダイオード接続
されたＮチャンネル型ＭＯ８ＦＥＴＮ３により電圧リミ
ッタ２ｏを形成した場合が示される。また、第５図には
、特に制限されないが、Ｎチャンネル型ＭＯＳＦＥＴＮ
４により電圧リミッタ１ｏを形成し、Ｐチャンネル型Ｍ
Ｏ５ＦＦＴＰ２により電圧リミッタ２０を形成した場合
が示される。第５図においてＭＯ３ＦＥＴＮ４のゲート
がＭＯＳＦＥＴＮＩのトレインに結合されているが、第
２ｂ図に示されるようにダイオード接続してもよい。電
圧リミッタ１０．２０の具体的構成及びその組み合わせ
は任意である。

本実施例によれば以下のような作用効果を奏する。

（１）電圧リミッタ１０及び２ｏによりＮチャンネル型
ＭＯ８ＦＥＴＮＩ、Ｎ２及びＰチャンネル型ＭＯ８ＦＥ
ＴＰＩのドレイン・ソース間電位が電源電圧Ｖｄｃｌよ
りも低い値に制限され、これにより、当該ＭＯ８ＦＥＴ
にホットキャリア耐圧の低い素子を適用した場合でも５
ボルト単一電源で動作可能となる。しかもこの場合に電
源入力端子の５ボルト電圧を所定電位に低下させるため
の電源回路を内蔵する必要がなく、チップ面積の増大を
阻止することができる。

（２）５ボルト単一電源で動作可能となるため汎用性に
優れ、また、ゲート長０．６ミクロン以下のＭＯＳＦＥ
Ｔを用いることにより集積度、及び動作速度の向上を図
ることができる。

（３）バイポーラトランジスタＱｌ、Ｑ２のオフ時でも
そのベース電位が略Ｖ　ｂ　ｅにあるため、オンするま
での時間を短縮することができ、回路動作の高速化を図
ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えばＰＮ接合ダイオードに代えてショットキーダイオ
ートを用いることもできる。また、電圧リミッタ１０を
Ｎチャンネル型ＭＯ８ＦＥＴＮＩのトレイン側に設ける
ようにしても良い。

以上の説明では主として本発明者によってなされた発明
をＢｉＣＭＯＳ回路に適用した場合について説明したが
、本発明はそれに限定されるものではなく、Ｎ　Ｍ　Ｏ
Ｓ回路さらにはＢ　ｉ　ＮＭＯ５回路などにも適用する
ことができる。本発明は少なくともＮチャンネル型ＭＯ
ＳＦＥＴを有する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、電圧リミッタによりＮチャンネル型ＭＯ３Ｆ
ＥＴのトレインとソースとの間の電位が電源電圧よりも
低い値に制限されるので、ホットキャリア耐圧の低い素
子を用いた場合でも５ボルト単一電源で動作可能となり
、またこの場合に。

電源入力端子の５ボルト電圧を低下させる電源回路を不
要とすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＢｉＣＭＯＳ回路の電
気結線図、 第２ａ図乃至第２ｃ図及び第３ａ図乃至第３ｃ図は第１
図における電圧リミッタの構成側説明図。 第４図及び第５図は第１図における電圧リミッタを具体
化した場合の電気結線図である。 １０．２０・・・電圧リミッタ、Ｎｌ、Ｎ２．Ｎ３・・
・Ｎチャンネル型ＭＯＳＦＥＴ、ＰＬ、Ｐ２・・・Ｐチ
ャンネル型ＭＯＳＦＥＴ、Ｑｌ、Ｑ２・・・バイポーラ
トランジスタ。 第 ２０図 第 ｂ 図 第 Ｃ 図 第 図 第 図 第 Ｃ 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、Ｎチャンネル型ＭＯＳＦＥＴを有する半導体集積回
   路において、当該Ｎチャンネル型ＭＯＳＦＥＴのドレイ
   ンとソースとの間の電位を当該回路の電源電圧よりも低
   い値に制限する電圧リミッタが当該Ｎチャンネル型ＭＯ
   ＳＦＥＴに直列接続されて成ることを特徴とする半導体
   集積回路。 ２、上記Ｎチャンネル型ＭＯＳＦＥＴのゲート長は、０
   ．６ミクロン以下とされる請求項１記載の半導体集積回
   路。 ３、上記Ｎチャンネル型ＭＯＳＦＥＴは、これに結合さ
   れるＰチャンネル型ＭＯＳＦＥＴと共にＣＭＯＳ回路を
   形成する請求項１又は２記載の半導体集積回路。 ４、上記ＣＭＯＳ回路にバイポーラトランジスタが結合
   されることによりＢｉＣＭＯＳ回路とされる請求項３記
   載の半導体集積回路。