JPH06314966A - ＢｉＣＭＯＳ回路 - Google Patents
ＢｉＣＭＯＳ回路Info
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- JPH06314966A JPH06314966A JP5056642A JP5664293A JPH06314966A JP H06314966 A JPH06314966 A JP H06314966A JP 5056642 A JP5056642 A JP 5056642A JP 5664293 A JP5664293 A JP 5664293A JP H06314966 A JPH06314966 A JP H06314966A
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Abstract
(57)【要約】
【目的】３．３Ｖ以下の低電源電圧でもＣＭＯＳ回路に
比べ高速動作が可能で、従来のＢｉＣＭＯＳ回路より高
速動作する新しいＢｉＣＭＯＳ回路を提供する。 【構成】ｎｐｎバイポーラトランジスタ３とｐ型の導電
性を持つ電界効果トランジスタ５より成り、ｎｐｎ型バ
イポーラトランジスタ３のコレクタが負荷６を介して高
電位電源端子１に、ベースが入力端子４に、エミッタが
低電位電源端子に、ｐ型の導電性を持つ電界効果トラン
ジスタ５のソースとゲートが入力端子４に、ドレインが
低電位電源端子７に接続される構成である。バイポーラ
トランジスタが非導通の状態で、そのベース電位が電界
効果トランジスタのターンオン電圧分だけ、エミッタ電
位から高い電位レベルに保たれるため、バイポーラトラ
ンジスタをターンオンするための時間が大幅に短縮で
き、同一のプロセスのＣＭＯＳ回路に比べ、３．３Ｖ以
下の電圧でも高速に動作する。
比べ高速動作が可能で、従来のＢｉＣＭＯＳ回路より高
速動作する新しいＢｉＣＭＯＳ回路を提供する。 【構成】ｎｐｎバイポーラトランジスタ３とｐ型の導電
性を持つ電界効果トランジスタ５より成り、ｎｐｎ型バ
イポーラトランジスタ３のコレクタが負荷６を介して高
電位電源端子１に、ベースが入力端子４に、エミッタが
低電位電源端子に、ｐ型の導電性を持つ電界効果トラン
ジスタ５のソースとゲートが入力端子４に、ドレインが
低電位電源端子７に接続される構成である。バイポーラ
トランジスタが非導通の状態で、そのベース電位が電界
効果トランジスタのターンオン電圧分だけ、エミッタ電
位から高い電位レベルに保たれるため、バイポーラトラ
ンジスタをターンオンするための時間が大幅に短縮で
き、同一のプロセスのＣＭＯＳ回路に比べ、３．３Ｖ以
下の電圧でも高速に動作する。
Description
【０００１】
【産業上の利用分野】本発明はＢｉＣＭＯＳ回路に関
し、特に３．３Ｖ以下の低電源電圧でもＣＭＯＳ回路に
比べ高速動作が可能で、従来のＢｉＣＭＯＳ回路より高
速動作する新しいＢｉＣＭＯＳ回路に関する。
し、特に３．３Ｖ以下の低電源電圧でもＣＭＯＳ回路に
比べ高速動作が可能で、従来のＢｉＣＭＯＳ回路より高
速動作する新しいＢｉＣＭＯＳ回路に関する。
【０００２】
【従来の技術】現在最も広く使われているＳｉ−ＬＳＩ
のＢｉＣＭＯＳ回路の基本回路を示す図７を参照する
と、従来のＢｉＣＭＯＳ回路は、バイポーラトランジス
タ（以下ＢＪＴと略す）の持つ高速性と、ＭＯＳＦＥＴ
を用いたＣＭＯＳ回路の持つ高集積、低消費電力性を両
立させる回路として注目されている。図８に示す従来の
ＢｉＣＭＯＳ回路と図９に示すＢｉＮＭＯＳ回路の両者
を総称してここではＢｉＣＭＯＳ回路と呼ぶ。
のＢｉＣＭＯＳ回路の基本回路を示す図７を参照する
と、従来のＢｉＣＭＯＳ回路は、バイポーラトランジス
タ（以下ＢＪＴと略す）の持つ高速性と、ＭＯＳＦＥＴ
を用いたＣＭＯＳ回路の持つ高集積、低消費電力性を両
立させる回路として注目されている。図８に示す従来の
ＢｉＣＭＯＳ回路と図９に示すＢｉＮＭＯＳ回路の両者
を総称してここではＢｉＣＭＯＳ回路と呼ぶ。
【０００３】図７を参照すると、このＢｉＣＭＯＳ回路
の基本動作は、Ｐ−ＭＯＳＦＥＴ７０のドレイン電流Ｉ
ｄによりＢＪＴ７３のベースノードをターンオン電圧Ｖ
F 以上になるように充電し、ＢＪＴ７３をＯＮ（導通）
させ、また、ｎ−ＭＯＳＦＥＴ７１のドレイン電流Ｉｄ
によりＢＪＴ７３のベースノードをＶF 以下になるよう
に放電させることによりＢＪＴ７３をＯＦＦ（非導通）
させ、ＢＪＴ７３の負荷駆動能力の大きい特性を利用し
て、高速に負荷容量の充放電を行なうことにある。
の基本動作は、Ｐ−ＭＯＳＦＥＴ７０のドレイン電流Ｉ
ｄによりＢＪＴ７３のベースノードをターンオン電圧Ｖ
F 以上になるように充電し、ＢＪＴ７３をＯＮ（導通）
させ、また、ｎ−ＭＯＳＦＥＴ７１のドレイン電流Ｉｄ
によりＢＪＴ７３のベースノードをＶF 以下になるよう
に放電させることによりＢＪＴ７３をＯＦＦ（非導通）
させ、ＢＪＴ７３の負荷駆動能力の大きい特性を利用し
て、高速に負荷容量の充放電を行なうことにある。
【０００４】外部負荷容量ＣＬを充放電する時のＢｉＣ
ＭＯＳ回路の遅延時間τｐｄは τｐｄ＝（ＣEB・ＶF ）／Ｉｄ＋（１／２）・（ＣＬ・ＶＣＣ）／Ｉｃ…（１） と表わせる。ここで ＣEB；バイポーラトランジスタ７３のエミッタ・ベース
間の容量 ＶF ；バイポーラトランジスタ３のターンオン電圧 Ｉｄ；ＭＯＳＦＥＴ７０およびＭＯＳＦＥＴ７１のドレ
イン電流 ＣＬ；外部負荷容量 ＶＣＣ；高電位電源電圧 Ｉｃ；バイポーラトランジスタ７３のコレクタ電流 式（１）の第１項はＢｉＣＭＯＳ回路の自己遅延時間を
示し、前述のＭＯＳＦＥＴ７０および７１がＢＪＴ７３
をターンオン・ターンオフさせるための時間である。式
（１）の第２項はＢＪＴ７３が外部負荷容量ＣＬを充放
電させる時間である。ＢＪＴ７３のターンオン電圧ＶF
はベースを構成する半導体のバンドギャップでほぼ決定
されるため、シリコンのバイポーラトランジスタを想定
すると約０．８Ｖの値になる。またエミッタ・ベース間
容量ＣEBは、バイポーラトランジスタ７３のエミッタ面
積ＡＥにより決定される。
ＭＯＳ回路の遅延時間τｐｄは τｐｄ＝（ＣEB・ＶF ）／Ｉｄ＋（１／２）・（ＣＬ・ＶＣＣ）／Ｉｃ…（１） と表わせる。ここで ＣEB；バイポーラトランジスタ７３のエミッタ・ベース
間の容量 ＶF ；バイポーラトランジスタ３のターンオン電圧 Ｉｄ；ＭＯＳＦＥＴ７０およびＭＯＳＦＥＴ７１のドレ
イン電流 ＣＬ；外部負荷容量 ＶＣＣ；高電位電源電圧 Ｉｃ；バイポーラトランジスタ７３のコレクタ電流 式（１）の第１項はＢｉＣＭＯＳ回路の自己遅延時間を
示し、前述のＭＯＳＦＥＴ７０および７１がＢＪＴ７３
をターンオン・ターンオフさせるための時間である。式
（１）の第２項はＢＪＴ７３が外部負荷容量ＣＬを充放
電させる時間である。ＢＪＴ７３のターンオン電圧ＶF
はベースを構成する半導体のバンドギャップでほぼ決定
されるため、シリコンのバイポーラトランジスタを想定
すると約０．８Ｖの値になる。またエミッタ・ベース間
容量ＣEBは、バイポーラトランジスタ７３のエミッタ面
積ＡＥにより決定される。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来のＢｉＣＭＯＳ回路は、電源電圧が低下するとその論
理振幅は低下し、その入力段であるＭＯＳＦＥＴのソー
ス・ゲート間電圧ＶＳＧが低下してＭＯＳＦＥＴのドレ
イン電流Ｉｄが減少する。すなわち式（１）の第１項が
増大することによりＢｉＣＭＯＳ回路の遅延時間τｐｄ
は増大する。一方、式（１）の第２項はバイポーラトラ
ンジスタの特性と外部負荷に依存し、電源電圧からの依
存性は少ない。
来のＢｉＣＭＯＳ回路は、電源電圧が低下するとその論
理振幅は低下し、その入力段であるＭＯＳＦＥＴのソー
ス・ゲート間電圧ＶＳＧが低下してＭＯＳＦＥＴのドレ
イン電流Ｉｄが減少する。すなわち式（１）の第１項が
増大することによりＢｉＣＭＯＳ回路の遅延時間τｐｄ
は増大する。一方、式（１）の第２項はバイポーラトラ
ンジスタの特性と外部負荷に依存し、電源電圧からの依
存性は少ない。
【０００６】この結果、特に電源電圧が３．３Ｖ以下の
低電圧で遅延時間が増大してしまう問題点があった。
低電圧で遅延時間が増大してしまう問題点があった。
【０００７】本発明の目的は、３．３Ｖ以下の低電源電
圧でも充分高速動作するＢｉＣＭＯＳ回路を提供するこ
とにある。
圧でも充分高速動作するＢｉＣＭＯＳ回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明のＢｉＣＭＯＳ回
路は、バイポーラトランジスタのベース電極に電界効果
トランジスタのソース電極またはドレイン電極を接続
し、前記バイポーラトランジスタが導通状態では前記電
界効果トランジスタが非導通状態であり、前記バイポー
ラトランジスタが非導通状態では前記電界効果トランジ
スタが導通状態である様に前記バイポーラトランジスタ
のエミッタ電極およびコレクタ電極ならびに前記電界効
果トランジスタのソース電極およびドレイン電極および
ゲート電極の各電位を設定するＢｉＣＭＯＳ回路におい
て、前記電界効果トランジスタのターンオン電圧を前記
バイポーラトランジスタのターンオン電圧より小さく設
定し、さらに前記バイポーラトランジスタの非導通状態
のとき前記バイポーラトランジスタのベース電位を前記
バイポーラトランジスタのエミッタ電位より前記電界効
果トランジスタのターンオン電圧分以上の電位差を有す
る電位レベルに保つ構成である。
路は、バイポーラトランジスタのベース電極に電界効果
トランジスタのソース電極またはドレイン電極を接続
し、前記バイポーラトランジスタが導通状態では前記電
界効果トランジスタが非導通状態であり、前記バイポー
ラトランジスタが非導通状態では前記電界効果トランジ
スタが導通状態である様に前記バイポーラトランジスタ
のエミッタ電極およびコレクタ電極ならびに前記電界効
果トランジスタのソース電極およびドレイン電極および
ゲート電極の各電位を設定するＢｉＣＭＯＳ回路におい
て、前記電界効果トランジスタのターンオン電圧を前記
バイポーラトランジスタのターンオン電圧より小さく設
定し、さらに前記バイポーラトランジスタの非導通状態
のとき前記バイポーラトランジスタのベース電位を前記
バイポーラトランジスタのエミッタ電位より前記電界効
果トランジスタのターンオン電圧分以上の電位差を有す
る電位レベルに保つ構成である。
【０００９】また、前記バイポーラトランジスタはその
コレクタ電極を負荷を介して高電位電源端子に接続しそ
のベース電極を入力端子に接続しそのエミッタ電極を低
電位電源端子に接続するｎｐｎ型バイポーラトランジス
タであり、前記電界効果トランジスタはそのソース電極
およびそのゲート電極のそれぞれを前記入力端子に接続
しそのドレイン電極を前記低電位電源端子に接続するＰ
型電界効果トランジスタである構成とすることもでき
る。
コレクタ電極を負荷を介して高電位電源端子に接続しそ
のベース電極を入力端子に接続しそのエミッタ電極を低
電位電源端子に接続するｎｐｎ型バイポーラトランジス
タであり、前記電界効果トランジスタはそのソース電極
およびそのゲート電極のそれぞれを前記入力端子に接続
しそのドレイン電極を前記低電位電源端子に接続するＰ
型電界効果トランジスタである構成とすることもでき
る。
【００１０】またさらに、前記バイポーラトランジスタ
はそのエミッタ電極を高電位電源端子に接続しそのベー
ス電極を入力端子に接続しそのコレクタ電極を負荷を介
して低電位電源端子に接続するｐｎｐ型バイポーラトラ
ンジスタであり、前記電界効果トランジスタはそのソー
ス電極およびそのゲート電極のそれぞれを前記入力端子
に接続しそのドレイン電極を前記高電位電源端子に接続
するｎ型電界効果トランジスタである構成とすることも
できる。
はそのエミッタ電極を高電位電源端子に接続しそのベー
ス電極を入力端子に接続しそのコレクタ電極を負荷を介
して低電位電源端子に接続するｐｎｐ型バイポーラトラ
ンジスタであり、前記電界効果トランジスタはそのソー
ス電極およびそのゲート電極のそれぞれを前記入力端子
に接続しそのドレイン電極を前記高電位電源端子に接続
するｎ型電界効果トランジスタである構成とすることも
できる。
【００１１】さらに、本発明の他のＢｉＣＭＯＳ回路
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーラトラ
ンジスタと、ソース電極を前記高電位電源端子に接続し
ゲート電極を入力端子に接続しドレイン電極を前記第１
のｎｐｎ型バイポーラトランジスタのベース電極に接続
する第１のＰ型電界効果トランジスタと、ソース電極を
前記第１のｎｐｎ型バイポーラトランジスタのベース電
極に接続しゲート電極を前記出力端子に接続しドレイン
電極を低電位電源端子に接続する第２のＰ型電界効果ト
ランジスタと、コレクタ電極を前記出力端子に接続しエ
ミッタ電極を前記低電位電源端子に接続する第２のｎｐ
ｎ型バイポーラトランジスタと、ソース電極を前記第２
のｎｐｎ型バイポーラトランジスタのベース電極に接続
しゲート電極を前記入力端子に接続しドレイン電極を前
記出力端子に接続する第１のｎ型電界効果トランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記低電位電源端子に接続する
第３のＰ型電界効果トランジスタとを有し、前記第２の
Ｐ型電界効果トランジスタのターンオン電圧を前記第１
のｎｐｎ型バイポーラトランジスタのターンオン電圧よ
り小さく設定し前記第１のｎｐｎ型バイポーラトランジ
スタの非導通状態のとき前記第１のｎｐｎ型バイポーラ
トランジスタのベース電位を前記第１のｎｐｎ型バイポ
ーラトランジスタのエミッタ電位より前記第２のＰ型電
界効果トランジスタのターンオン電圧分高い電位レベル
に保ち、前記第３のＰ型電界効果トランジスタのターン
オン電圧を前記第２のｎｐｎ型バイポーラトランジスタ
のターンオン電圧より小さく設定し前記第２のｎｐｎ型
バイポーラトランジスタの非導通状態のとき前記第２の
ｎｐｎ型バイポーラトランジスタのベース電位を前記第
２のｎｐｎ型バイポーラトランジスタのエミッタ電位よ
り前記第３のＰ型電界効果トランジスタのターンオン電
圧分高い電位レベルに保つ構成である。また、本発明の
さらに他のＢｉＣＭＯＳ回路は、コレクタ電極を高電位
電源端子に接続しエミッタ電極を出力端子に接続する第
１のｎｐｎ型バイポーラトランジスタと、ソース電極を
前記高電位電源端子に接続しゲート電極を入力端子に接
続しドレイン電極を前記第１のｎｐｎ型バイポーラトラ
ンジスタのベース電極に接続する第１のＰ型電界効果ト
ランジスタと、ドレイン電極を前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続する第１のｎ型電界効果トランジス
タと、ドレイン電極およびゲート電極のそれぞれを前記
第１のｎ型電界効果トランジスタのソース電極に接続し
ソース電極を低電位電源端子に接続する第２のｎ型電界
効果トランジスタと、コレクタ電極を前記出力端子に接
続しエミッタ電極を前記低電位電源端子に接続する第２
のｎｐｎ型バイポーラトランジスタと、ソース電極を前
記第２のｎｐｎ型バイポーラトランジスタのベース電極
に接続しゲート電極を前記入力端子に接続しドレイン電
極を前記出力端子に接続する第３のｎ型電界効果トラン
ジスタと、ソース電極を前記第２のｎｐｎ型バイポーラ
トランジスタのベース電極に接続しゲート電極を前記入
力端子に接続しドレイン電極を前記低電位電源端子に接
続する第２のＰ型電界効果トランジスタとを有し、前記
第２のｎ型電界効果トランジスタのターンオン電圧を前
記第１のｎｐｎ型バイポーラトランジスタのターンオン
電圧より小さく設定し前記第１のｎｐｎ型バイポーラト
ランジスタの非導通状態のとき前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電位を前記第１のｎｐｎ型
バイポーラトランジスタのエミッタ電位より前記第２の
ｎ型電界効果トランジスタのターンオン電圧分高い電位
レベルに保ち、前記第２のＰ型電界効果トランジスタの
ターンオン電圧を前記第２のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第２のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第２のｎｐｎ型バイポーラトランジスタのベース電位を
前記第２のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第２のＰ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保つ構成である。
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーラトラ
ンジスタと、ソース電極を前記高電位電源端子に接続し
ゲート電極を入力端子に接続しドレイン電極を前記第１
のｎｐｎ型バイポーラトランジスタのベース電極に接続
する第１のＰ型電界効果トランジスタと、ソース電極を
前記第１のｎｐｎ型バイポーラトランジスタのベース電
極に接続しゲート電極を前記出力端子に接続しドレイン
電極を低電位電源端子に接続する第２のＰ型電界効果ト
ランジスタと、コレクタ電極を前記出力端子に接続しエ
ミッタ電極を前記低電位電源端子に接続する第２のｎｐ
ｎ型バイポーラトランジスタと、ソース電極を前記第２
のｎｐｎ型バイポーラトランジスタのベース電極に接続
しゲート電極を前記入力端子に接続しドレイン電極を前
記出力端子に接続する第１のｎ型電界効果トランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記低電位電源端子に接続する
第３のＰ型電界効果トランジスタとを有し、前記第２の
Ｐ型電界効果トランジスタのターンオン電圧を前記第１
のｎｐｎ型バイポーラトランジスタのターンオン電圧よ
り小さく設定し前記第１のｎｐｎ型バイポーラトランジ
スタの非導通状態のとき前記第１のｎｐｎ型バイポーラ
トランジスタのベース電位を前記第１のｎｐｎ型バイポ
ーラトランジスタのエミッタ電位より前記第２のＰ型電
界効果トランジスタのターンオン電圧分高い電位レベル
に保ち、前記第３のＰ型電界効果トランジスタのターン
オン電圧を前記第２のｎｐｎ型バイポーラトランジスタ
のターンオン電圧より小さく設定し前記第２のｎｐｎ型
バイポーラトランジスタの非導通状態のとき前記第２の
ｎｐｎ型バイポーラトランジスタのベース電位を前記第
２のｎｐｎ型バイポーラトランジスタのエミッタ電位よ
り前記第３のＰ型電界効果トランジスタのターンオン電
圧分高い電位レベルに保つ構成である。また、本発明の
さらに他のＢｉＣＭＯＳ回路は、コレクタ電極を高電位
電源端子に接続しエミッタ電極を出力端子に接続する第
１のｎｐｎ型バイポーラトランジスタと、ソース電極を
前記高電位電源端子に接続しゲート電極を入力端子に接
続しドレイン電極を前記第１のｎｐｎ型バイポーラトラ
ンジスタのベース電極に接続する第１のＰ型電界効果ト
ランジスタと、ドレイン電極を前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続する第１のｎ型電界効果トランジス
タと、ドレイン電極およびゲート電極のそれぞれを前記
第１のｎ型電界効果トランジスタのソース電極に接続し
ソース電極を低電位電源端子に接続する第２のｎ型電界
効果トランジスタと、コレクタ電極を前記出力端子に接
続しエミッタ電極を前記低電位電源端子に接続する第２
のｎｐｎ型バイポーラトランジスタと、ソース電極を前
記第２のｎｐｎ型バイポーラトランジスタのベース電極
に接続しゲート電極を前記入力端子に接続しドレイン電
極を前記出力端子に接続する第３のｎ型電界効果トラン
ジスタと、ソース電極を前記第２のｎｐｎ型バイポーラ
トランジスタのベース電極に接続しゲート電極を前記入
力端子に接続しドレイン電極を前記低電位電源端子に接
続する第２のＰ型電界効果トランジスタとを有し、前記
第２のｎ型電界効果トランジスタのターンオン電圧を前
記第１のｎｐｎ型バイポーラトランジスタのターンオン
電圧より小さく設定し前記第１のｎｐｎ型バイポーラト
ランジスタの非導通状態のとき前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電位を前記第１のｎｐｎ型
バイポーラトランジスタのエミッタ電位より前記第２の
ｎ型電界効果トランジスタのターンオン電圧分高い電位
レベルに保ち、前記第２のＰ型電界効果トランジスタの
ターンオン電圧を前記第２のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第２のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第２のｎｐｎ型バイポーラトランジスタのベース電位を
前記第２のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第２のＰ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保つ構成である。
【００１２】また、本発明の別の他のＢｉＣＭＯＳ回路
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーララン
ジスタと、ソース電極を前記高電位電源端子に接続しゲ
ート電極を入力端子に接続しドレイン電極を前記第１の
ｎｐｎ型バイポーラトランジスタのベース電極に接続す
る第１のＰ型電界効果トランジスタと、ドレイン電極お
よびゲート電極のそれぞれを前記第１のＰ型電界効果ト
ランジスタのドレイン電極に接続する第１のｎ型電界効
果トランジスタと、ドレイン電極を前記第１のＰ型電界
効果トランジスタのソース電極に接続しゲート電極を前
記入力端子に接続しソース電極を低電位電源端子に接続
する第２のｎ型電界効果トランジスタと、コレクタ電極
を前記出力端子に接続しエミッタ電極を前記低電位電源
端子に接続する第２のｎｐｎ型バイポーラトランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記出力端子に接続する第３の
ｎ型電界効果トランジスタと、ソース電極を前記第２の
ｎｐｎ型バイポーラトランジスタのベース電極に接続し
ゲート電極を前記入力端子に接続しドレイン電極を前記
低電位電源端子に接続する第２のＰ型電界効果トランジ
スタとを有し、前記第１のｎ型電界効果トランジスタの
ターンオン電圧を前記第１のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第１のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第１のｎｐｎ型バイポーラトランジスタのベース電位を
前記第１のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第１のｎ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保ち、前記第２のＰ型電界
効果トランジスタのターンオン電圧を前記第２のｎｐｎ
型バイポーラトランジスタのターンオン電圧より小さく
設定し前記第２のｎｐｎ型バイポーラトランジスタの非
導通状態のとき前記第２のｎｐｎ型バイポーラトランジ
スタのベース電位を前記第２のｎｐｎ型バイポーラトラ
ンジスタのエミッタ電位より前記第２のＰ型電界効果ト
ランジスタのターンオン電圧分高い電位レベルに保つ構
成である。
は、コレクタ電極を高電位電源端子に接続しエミッタ電
極を出力端子に接続する第１のｎｐｎ型バイポーララン
ジスタと、ソース電極を前記高電位電源端子に接続しゲ
ート電極を入力端子に接続しドレイン電極を前記第１の
ｎｐｎ型バイポーラトランジスタのベース電極に接続す
る第１のＰ型電界効果トランジスタと、ドレイン電極お
よびゲート電極のそれぞれを前記第１のＰ型電界効果ト
ランジスタのドレイン電極に接続する第１のｎ型電界効
果トランジスタと、ドレイン電極を前記第１のＰ型電界
効果トランジスタのソース電極に接続しゲート電極を前
記入力端子に接続しソース電極を低電位電源端子に接続
する第２のｎ型電界効果トランジスタと、コレクタ電極
を前記出力端子に接続しエミッタ電極を前記低電位電源
端子に接続する第２のｎｐｎ型バイポーラトランジスタ
と、ソース電極を前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記出力端子に接続する第３の
ｎ型電界効果トランジスタと、ソース電極を前記第２の
ｎｐｎ型バイポーラトランジスタのベース電極に接続し
ゲート電極を前記入力端子に接続しドレイン電極を前記
低電位電源端子に接続する第２のＰ型電界効果トランジ
スタとを有し、前記第１のｎ型電界効果トランジスタの
ターンオン電圧を前記第１のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第１のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第１のｎｐｎ型バイポーラトランジスタのベース電位を
前記第１のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第１のｎ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保ち、前記第２のＰ型電界
効果トランジスタのターンオン電圧を前記第２のｎｐｎ
型バイポーラトランジスタのターンオン電圧より小さく
設定し前記第２のｎｐｎ型バイポーラトランジスタの非
導通状態のとき前記第２のｎｐｎ型バイポーラトランジ
スタのベース電位を前記第２のｎｐｎ型バイポーラトラ
ンジスタのエミッタ電位より前記第２のＰ型電界効果ト
ランジスタのターンオン電圧分高い電位レベルに保つ構
成である。
【００１３】
【実施例】次に、本発明のＢｉＣＭＯＳ回路について、
図面を参照して説明する。
図面を参照して説明する。
【００１４】まず、本発明のＢｉＣＭＯＳ回路の基本動
作を説明する図６および従来技術のＢｉＣＭＯＳ回路の
基本動作を説明する図７を参照すると、従来技術の箇所
で述べたように、ＢｉＣＭＯＳ回路の基本動作はＭＯＳ
ＦＥＴ７０および７１のドレイン電流ＩｄによりＢＪＴ
７３のベースを充放電してＢＪＴをＯＮ，ＯＦＦさせ、
ＢＪＴの負荷駆動能力の大きいことを利用して、高速に
負荷の充放電を行なうことにある。低電源電圧でＢｉＣ
ＭＯＳ回路を高速動作するためには、式（１）の第１項
を小さくする必要がある。このためにＭＯＳＦＥＴ７０
および７１のドレイン電流Ｉｄを増大する必要がある。
作を説明する図６および従来技術のＢｉＣＭＯＳ回路の
基本動作を説明する図７を参照すると、従来技術の箇所
で述べたように、ＢｉＣＭＯＳ回路の基本動作はＭＯＳ
ＦＥＴ７０および７１のドレイン電流ＩｄによりＢＪＴ
７３のベースを充放電してＢＪＴをＯＮ，ＯＦＦさせ、
ＢＪＴの負荷駆動能力の大きいことを利用して、高速に
負荷の充放電を行なうことにある。低電源電圧でＢｉＣ
ＭＯＳ回路を高速動作するためには、式（１）の第１項
を小さくする必要がある。このためにＭＯＳＦＥＴ７０
および７１のドレイン電流Ｉｄを増大する必要がある。
【００１５】一般的手法によればＭＯＳＦＥＴのゲート
幅Ｗｇを大きくすることが考えられる。しかしながらこ
れは、ＢｉＣＭＯＳ回路の入力容量を増大させることに
なり好ましくない。図７で表される回路では、ＢＪＴ７
３をＯＮさせるために、ＢＪＴ７３のベース電位をエミ
ッタ電位（通常のＢｉＣＭＯＳ回路の低電位レベル（Ｇ
ＮＤレベル））からターンオン電圧ＶF だけ高い電位ま
で変化させる必要がある。このため、式（１）第１項に
ＶF の項が表れる。ＢＪＴ７３はエミッタ／ベース間電
圧ＶEBをターンオン電圧ＶF 分の電圧だけ印加すればＯ
Ｎ状態になる。したがって、図６に示すような回路構成
を用いてＢＪＴ６３のベース電位の低電位レベルをエミ
ッタ電位からＭＯＳＦＥＴ６２のターンオン電圧
（ＶT ）分だけ高電位に保つことで、ＶEBにＶF 分の電
圧を印加しても、ベース電位の変化分Ｖａは（Ｖａ＝Ｖ
F −ＶT ）に低減できる。このため、式（１）中のＶF
の項はＶａ＝ＶF −ＶT となり、式（１）の第１項を小
さくすることが出来る。
幅Ｗｇを大きくすることが考えられる。しかしながらこ
れは、ＢｉＣＭＯＳ回路の入力容量を増大させることに
なり好ましくない。図７で表される回路では、ＢＪＴ７
３をＯＮさせるために、ＢＪＴ７３のベース電位をエミ
ッタ電位（通常のＢｉＣＭＯＳ回路の低電位レベル（Ｇ
ＮＤレベル））からターンオン電圧ＶF だけ高い電位ま
で変化させる必要がある。このため、式（１）第１項に
ＶF の項が表れる。ＢＪＴ７３はエミッタ／ベース間電
圧ＶEBをターンオン電圧ＶF 分の電圧だけ印加すればＯ
Ｎ状態になる。したがって、図６に示すような回路構成
を用いてＢＪＴ６３のベース電位の低電位レベルをエミ
ッタ電位からＭＯＳＦＥＴ６２のターンオン電圧
（ＶT ）分だけ高電位に保つことで、ＶEBにＶF 分の電
圧を印加しても、ベース電位の変化分Ｖａは（Ｖａ＝Ｖ
F −ＶT ）に低減できる。このため、式（１）中のＶF
の項はＶａ＝ＶF −ＶT となり、式（１）の第１項を小
さくすることが出来る。
【００１６】よって、図６の例で表されるようなＢＪＴ
６３のベースの低電位側のエミッタ電位からある程度高
い（本特許の場合ＶT 分だけ高い）電位に保つことによ
り、ＢｉＣＭＯＳ回路の自己遅延を小さくすることが出
来、低電源電圧動作時であっても高速動作するＢｉＣＭ
ＯＳ回路が実現出来る。
６３のベースの低電位側のエミッタ電位からある程度高
い（本特許の場合ＶT 分だけ高い）電位に保つことによ
り、ＢｉＣＭＯＳ回路の自己遅延を小さくすることが出
来、低電源電圧動作時であっても高速動作するＢｉＣＭ
ＯＳ回路が実現出来る。
【００１７】次に、本発明の第１の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図１を参照すると、この実施例の
ＢｉＣＭＯＳ回路は、ｎｐｎ型バイポーラトランジスタ
３とｐ型導電性を持つ電界効果トランジスタ５より成
り、ｎｐｎ型バイポーラトランジスタ３のコレクタが負
荷６を介して高電位電源端子１に、ベースが入力端子４
に、エミッタが低電位電源端子７に、ｐ型の導電性を持
つ電界効果トランジスタ５のソースとゲートが入力端子
４に、ドレインが低電位電源端子７に接続される構成で
ある。
Ｓ回路の回路図を示す図１を参照すると、この実施例の
ＢｉＣＭＯＳ回路は、ｎｐｎ型バイポーラトランジスタ
３とｐ型導電性を持つ電界効果トランジスタ５より成
り、ｎｐｎ型バイポーラトランジスタ３のコレクタが負
荷６を介して高電位電源端子１に、ベースが入力端子４
に、エミッタが低電位電源端子７に、ｐ型の導電性を持
つ電界効果トランジスタ５のソースとゲートが入力端子
４に、ドレインが低電位電源端子７に接続される構成で
ある。
【００１８】このｎｐｎ型ＢＪＴ３のターンオン電圧Ｖ
F とＰ−ＭＯＳＦＥＴ５のターンオン電圧Ｖｔｐとを｜
Ｖｔｐ｜＜｜ＶF ｜となる様に設定する。ターンオン電
圧Ｖｔｐを調整するのはｎｐｎ型ＢＪＴ３のターンオン
電圧ＶF はＢＪＴ３を構成する半導体材料を変更する以
外には基本的に変更不可能である理由による。ＢＪＴ３
のベースノードの低電位側がＰ−ＭＯＳＦＥＴ５のター
ンオン電圧Ｖｔｐ以下には下がらないため、ＢＪＴ３を
ターンオンするためには入力端子４から式（２）による
電荷Ｑｎｐｎを注入すればよい。 Ｑｎｐｎ＝ＣEB×（ＶF −Ｖｔｐ）…（２） したがってＢＪＴ３を駆動する電流Ｉを用いてＢＪＴ３
のターンオン時間τｎｐｎ（ｏｎ）は τｎｐｎ（ｏｎ）＝Ｑｎｐｎ／Ｉ ＝ＣEB×（ＶF ／Ｉ−Ｖｔｐ／Ｉ）…（３） となりＢＪＴ３のベースノードの低電位側のエミッタ電
位と同電位まで下げる通常の回路に比べ、ｎｐｎ型ＢＪ
Ｔ３の場合ＣEB×（Ｖｔｐ／Ｉ）だけ高速にターンオン
することができる。
F とＰ−ＭＯＳＦＥＴ５のターンオン電圧Ｖｔｐとを｜
Ｖｔｐ｜＜｜ＶF ｜となる様に設定する。ターンオン電
圧Ｖｔｐを調整するのはｎｐｎ型ＢＪＴ３のターンオン
電圧ＶF はＢＪＴ３を構成する半導体材料を変更する以
外には基本的に変更不可能である理由による。ＢＪＴ３
のベースノードの低電位側がＰ−ＭＯＳＦＥＴ５のター
ンオン電圧Ｖｔｐ以下には下がらないため、ＢＪＴ３を
ターンオンするためには入力端子４から式（２）による
電荷Ｑｎｐｎを注入すればよい。 Ｑｎｐｎ＝ＣEB×（ＶF −Ｖｔｐ）…（２） したがってＢＪＴ３を駆動する電流Ｉを用いてＢＪＴ３
のターンオン時間τｎｐｎ（ｏｎ）は τｎｐｎ（ｏｎ）＝Ｑｎｐｎ／Ｉ ＝ＣEB×（ＶF ／Ｉ−Ｖｔｐ／Ｉ）…（３） となりＢＪＴ３のベースノードの低電位側のエミッタ電
位と同電位まで下げる通常の回路に比べ、ｎｐｎ型ＢＪ
Ｔ３の場合ＣEB×（Ｖｔｐ／Ｉ）だけ高速にターンオン
することができる。
【００１９】次に、本発明の第２の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図２を参照すると、この実施例
は、ｐｎｐ型バイポーラトランジスタ９とｎ型の導電性
を持つ電界効果トランジスタ８より成り、ｐｎｐ型バイ
ポーラトランジスタ９のエミッタが高電位電源端子１
に、ベースが入力端子４に、コレクタが負荷２６を介し
て低電位電源端子７に、ｎ型の導電性を持つ電界効果ト
ラジスタ８のソースとゲートが入力端子４に、ドレイン
が高電位電源端子１に接続される構成である。
Ｓ回路の回路図を示す図２を参照すると、この実施例
は、ｐｎｐ型バイポーラトランジスタ９とｎ型の導電性
を持つ電界効果トランジスタ８より成り、ｐｎｐ型バイ
ポーラトランジスタ９のエミッタが高電位電源端子１
に、ベースが入力端子４に、コレクタが負荷２６を介し
て低電位電源端子７に、ｎ型の導電性を持つ電界効果ト
ラジスタ８のソースとゲートが入力端子４に、ドレイン
が高電位電源端子１に接続される構成である。
【００２０】この実施例はバイポーラトランジスタ９お
よび電界効果トランジスタ８の導電型を第１の実施例と
は逆導電型としている点が異なるだけでその動作は同じ
であるので説明は省略する。
よび電界効果トランジスタ８の導電型を第１の実施例と
は逆導電型としている点が異なるだけでその動作は同じ
であるので説明は省略する。
【００２１】次に、本発明の第３の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図３を参照して、この実施例を説
明する。
Ｓ回路の回路図を示す図３を参照して、この実施例を説
明する。
【００２２】この実施例のＢｉＣＭＯＳ回路は、ソース
が高電位電源端子１に、ゲートが入力端子４に、ドレイ
ンが第１のｎｐｎ型バイポーラトランジスタ３３のベー
スに接続された第１のｐ型電界効果トランジスタ３０
と、ソースが第１のｎｐｎ型バイポーラトランジスタ３
３のベースに、ゲートが出力端子２に、ドレインが低電
位電極端子７に接続された第２のＰ型電界効果トランジ
スタ３７と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ３６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第１のｎ型電界効果トラン
ジスタ３４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ３６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ３５と、コレクタが高電位電源端子１
に、エミッタが出力端子２に接続された第１のｎｐｎ型
バイポーラトランジスタ３３と、コレクタが出力端子２
に、エミッタが低電位電源端子７に接続された第２のｎ
ｐｎ型バイポーラトランジスタ３６とを有する。
が高電位電源端子１に、ゲートが入力端子４に、ドレイ
ンが第１のｎｐｎ型バイポーラトランジスタ３３のベー
スに接続された第１のｐ型電界効果トランジスタ３０
と、ソースが第１のｎｐｎ型バイポーラトランジスタ３
３のベースに、ゲートが出力端子２に、ドレインが低電
位電極端子７に接続された第２のＰ型電界効果トランジ
スタ３７と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ３６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第１のｎ型電界効果トラン
ジスタ３４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ３６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ３５と、コレクタが高電位電源端子１
に、エミッタが出力端子２に接続された第１のｎｐｎ型
バイポーラトランジスタ３３と、コレクタが出力端子２
に、エミッタが低電位電源端子７に接続された第２のｎ
ｐｎ型バイポーラトランジスタ３６とを有する。
【００２３】このＢｉＣＭＯＳ回路のＢＪＴ３３および
３６のターンオン電圧ＶF はすべて０．８Ｖであり、こ
のＢｉＣＭＯＳ回路のハイレベルである高電位側の電位
ＶＯＨは（ＶＣＣ−ＶF ）となりロウレベルである低電
位側の電位ＶＯＬは（ＧＮＤ＋ＶF ）である。したがっ
てプルアップ側のＢＪＴ３３のエミッタ電位の低電位側
は（ＧＮＤ＋ＶF ）であり、プルダウン側のＢＪＴ３６
のエミッタ電位の低電位側はＧＮＤである。プルアップ
側のＢＪＴ３３の低電位側のベース電位はＰ−ＭＯＳＦ
ＥＴ３７のターンオン電圧Ｖｔｐ３７で決定される。ま
た、プルダウン側のＢＪＴ３６の低電位側のベース電位
はＰ−ＭＯＳＦＥＴ３５のターンオン電圧Ｖｔｐ３５で
決定される。
３６のターンオン電圧ＶF はすべて０．８Ｖであり、こ
のＢｉＣＭＯＳ回路のハイレベルである高電位側の電位
ＶＯＨは（ＶＣＣ−ＶF ）となりロウレベルである低電
位側の電位ＶＯＬは（ＧＮＤ＋ＶF ）である。したがっ
てプルアップ側のＢＪＴ３３のエミッタ電位の低電位側
は（ＧＮＤ＋ＶF ）であり、プルダウン側のＢＪＴ３６
のエミッタ電位の低電位側はＧＮＤである。プルアップ
側のＢＪＴ３３の低電位側のベース電位はＰ−ＭＯＳＦ
ＥＴ３７のターンオン電圧Ｖｔｐ３７で決定される。ま
た、プルダウン側のＢＪＴ３６の低電位側のベース電位
はＰ−ＭＯＳＦＥＴ３５のターンオン電圧Ｖｔｐ３５で
決定される。
【００２４】したがってＢＪＴ３３およびＢＪＴ３６の
ベース電位の変化分Ｖａをそれぞれ０．２ＶとするとＰ
−ＭＯＳＦＥＴ３７のターンオン電圧Ｖｔｐ３７は Ｖｔｐ３７＝ＶF ＋（ＶF −Ｖａ） ＝０．８＋（０．８−０．２） ＝１．４（Ｖ） として設定して設計できる。
ベース電位の変化分Ｖａをそれぞれ０．２ＶとするとＰ
−ＭＯＳＦＥＴ３７のターンオン電圧Ｖｔｐ３７は Ｖｔｐ３７＝ＶF ＋（ＶF −Ｖａ） ＝０．８＋（０．８−０．２） ＝１．４（Ｖ） として設定して設計できる。
【００２５】次に、本発明の第４の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図４を参照して、この実施例を説
明する。
Ｓ回路の回路図を示す図４を参照して、この実施例を説
明する。
【００２６】上述の第３の実施例のＢｉＣＭＯＳ回路は
Ｐ−ＭＯＳＦＥＴ３７のゲート入力を出力端子２に接続
しているのでＢＪＴ３３のベース電位の立下げに遅延を
生じ出力のプルダウン動作が遅くなる。この第４の実施
例のＢｉＣＭＯＳ回路は出力のプルダウン動作の遅延を
改善する構成である。
Ｐ−ＭＯＳＦＥＴ３７のゲート入力を出力端子２に接続
しているのでＢＪＴ３３のベース電位の立下げに遅延を
生じ出力のプルダウン動作が遅くなる。この第４の実施
例のＢｉＣＭＯＳ回路は出力のプルダウン動作の遅延を
改善する構成である。
【００２７】すなわち、この実施例のＢｉＣＭＯＳ回路
は、ソースが高電位電源端子１に、ゲートが入力端子４
に、ドレインが第１のｎｐｎ型バイポーラトランジスタ
４３のベースに接続された第１のｐ型電界効果トランジ
スタ４０と、ドレインが第１のｎｐｎ型バイポーラトラ
ンジスタ４３のベースに、ゲートが入力端子４に、ソー
スが第２のｎ型電界効果トランジスタ４２のドレインお
よびゲートに接続された第１のｎ型電界効果トランジス
タ４１と、ドレインおよびゲートが第１のｎ型電界効果
トランジスタ４１のソースに、ソースが低電位電源端子
７に接続された第２のｎ型電界効果トランジスタ４２
と、ソースが第２のｎｐｎ型バイポーラトランジスタ４
６のベースに、ゲートが入力端子４に、ドレインが低電
位電源端子７に接続された第３のｐ型電界効果トランジ
スタ４５と、コレクタが高電位電源端子７、エミッタが
出力端子２に接続された第１のｎｐｎ型バイポーラトラ
ンジスタ４３と、コレクタが出力端子２に、エミッタが
低電位電源端子７に接続された第２のｎｐｎ型バイポー
ラトランジスタ４６とを有する。
は、ソースが高電位電源端子１に、ゲートが入力端子４
に、ドレインが第１のｎｐｎ型バイポーラトランジスタ
４３のベースに接続された第１のｐ型電界効果トランジ
スタ４０と、ドレインが第１のｎｐｎ型バイポーラトラ
ンジスタ４３のベースに、ゲートが入力端子４に、ソー
スが第２のｎ型電界効果トランジスタ４２のドレインお
よびゲートに接続された第１のｎ型電界効果トランジス
タ４１と、ドレインおよびゲートが第１のｎ型電界効果
トランジスタ４１のソースに、ソースが低電位電源端子
７に接続された第２のｎ型電界効果トランジスタ４２
と、ソースが第２のｎｐｎ型バイポーラトランジスタ４
６のベースに、ゲートが入力端子４に、ドレインが低電
位電源端子７に接続された第３のｐ型電界効果トランジ
スタ４５と、コレクタが高電位電源端子７、エミッタが
出力端子２に接続された第１のｎｐｎ型バイポーラトラ
ンジスタ４３と、コレクタが出力端子２に、エミッタが
低電位電源端子７に接続された第２のｎｐｎ型バイポー
ラトランジスタ４６とを有する。
【００２８】次に、この第４の実施例のＢｉＣＭＯＳ回
路の動作を説明する。
路の動作を説明する。
【００２９】この第４の実施例のＢｉＣＭＯＳ回路のＢ
ＪＴ４３および４６のターンオン電圧ＶF は０．８Ｖで
あり、このＢｉＣＭＯＳ回路のハイレベルＶＯＨは（Ｖ
ＣＣ−ＶF ）となりロウレベルＶＯＬは（ＧＮＤ＋
ＶF ）である。したがってこの実施例も前述の第３の実
施例と同様にしてプルアップ側のＢＪＴ４３のエミッタ
電位の低電位側は（ＧＮＤ＋ＶF ）であり、プルダウン
側のＢＪＴ４６のエミッタ電位の低電位側はＧＮＤであ
る。プルアップ側のＢＪＴ４３の低電位側のベース電位
はｎ−ＭＯＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２で
決定され、プルダウン側のベース電位はＰ−ＭＯＳＦＥ
Ｔ４５のターンオン電圧Ｖｔｐ４５で決定される。
ＪＴ４３および４６のターンオン電圧ＶF は０．８Ｖで
あり、このＢｉＣＭＯＳ回路のハイレベルＶＯＨは（Ｖ
ＣＣ−ＶF ）となりロウレベルＶＯＬは（ＧＮＤ＋
ＶF ）である。したがってこの実施例も前述の第３の実
施例と同様にしてプルアップ側のＢＪＴ４３のエミッタ
電位の低電位側は（ＧＮＤ＋ＶF ）であり、プルダウン
側のＢＪＴ４６のエミッタ電位の低電位側はＧＮＤであ
る。プルアップ側のＢＪＴ４３の低電位側のベース電位
はｎ−ＭＯＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２で
決定され、プルダウン側のベース電位はＰ−ＭＯＳＦＥ
Ｔ４５のターンオン電圧Ｖｔｐ４５で決定される。
【００３０】したがってＢＪＴ４３およびＢＪＴ４６の
ベース電位の変化分Ｖａを０．２Ｖとすると、ｎ−ＭＯ
ＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２は１．４Ｖ、
Ｐ−ＭＯＳＦＥＴ４５のターンオン電圧Ｖｔｐ４５は
０．６Ｖとそれぞれ設定して設計できる。
ベース電位の変化分Ｖａを０．２Ｖとすると、ｎ−ＭＯ
ＳＦＥＴ４２のターンオン電圧Ｖｔｎ４２は１．４Ｖ、
Ｐ−ＭＯＳＦＥＴ４５のターンオン電圧Ｖｔｐ４５は
０．６Ｖとそれぞれ設定して設計できる。
【００３１】次に、本発明の第５の実施例のＢｉＣＭＯ
Ｓ回路の回路図を示す図５を参照すると、この実施例の
ＢｉＣＭＯＳ回路の構成は、ソースが高電位電源端子１
に、ゲートが入力端子４に、ドレインが第１のｎｐｎ型
バイポーラトランジスタ５３のベースに接続された第１
のｐ型電界効果トランジスタ５０と、ドレインおよびゲ
ートが第１のｎｐｎ型バイポーラトランジスタ５３のベ
ースに、ソースが第２のｎ型電界効果トランジスタ５２
のドレインに接続された第１のｎ型電界効果トランジス
タ５１と、ドレインが第１のｎ型電界効果トランジスタ
５１のソースに、ゲートが入力端子４に、ソースが低電
位電源端子７に接続された第２のｎ型電界効果トランジ
スタ５２と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ５６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第３のｎ型電界効果トラン
ジスタ５４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ５６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ５５と、コレクタが高電位電源端子１、
エミッタが出力端子２に接続された第１のｎｐｎ型バイ
ポーラトランジスタ５３と、コレクタが出力端子２に、
エミッタが低電位電源端子７に接続された第２のｎｐｎ
型バイポーラトランジスタ５６とを有している。
Ｓ回路の回路図を示す図５を参照すると、この実施例の
ＢｉＣＭＯＳ回路の構成は、ソースが高電位電源端子１
に、ゲートが入力端子４に、ドレインが第１のｎｐｎ型
バイポーラトランジスタ５３のベースに接続された第１
のｐ型電界効果トランジスタ５０と、ドレインおよびゲ
ートが第１のｎｐｎ型バイポーラトランジスタ５３のベ
ースに、ソースが第２のｎ型電界効果トランジスタ５２
のドレインに接続された第１のｎ型電界効果トランジス
タ５１と、ドレインが第１のｎ型電界効果トランジスタ
５１のソースに、ゲートが入力端子４に、ソースが低電
位電源端子７に接続された第２のｎ型電界効果トランジ
スタ５２と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ５６のベースに、ゲートが入力端子４に、ドレイ
ンが出力端子２に接続された第３のｎ型電界効果トラン
ジスタ５４と、ソースが第２のｎｐｎ型バイポーラトラ
ンジスタ５６のベースに、ゲートが入力端子４に、ドレ
インが低電位電源端子７に接続された第３のｐ型電界効
果トランジスタ５５と、コレクタが高電位電源端子１、
エミッタが出力端子２に接続された第１のｎｐｎ型バイ
ポーラトランジスタ５３と、コレクタが出力端子２に、
エミッタが低電位電源端子７に接続された第２のｎｐｎ
型バイポーラトランジスタ５６とを有している。
【００３２】このＢｉＣＭＯＳ回路は、前述の第４の実
施例のｎ−ＭＯＳＦＥＴ４１とｎ−ＭＯＳＦＥＴ４２の
直列接続の順序を高電位側から見て逆に接続した構成以
外他の構成要素の接続構成は第４の実施例ＢｉＣＭＯＳ
回路と同一である。したがってＢＪＴ５３およびＢＪＴ
５６のベース電位の変化分Ｖａを同様に０．２Ｖと設定
してｎ−ＭＯＳＦＥＴ５１のターンオン電圧Ｖｔｎ５１
およびＰ−ＭＯＳＦＥＴ５５のターンオン電圧Ｖｔｐ５
５をそれぞれ設定できる。
施例のｎ−ＭＯＳＦＥＴ４１とｎ−ＭＯＳＦＥＴ４２の
直列接続の順序を高電位側から見て逆に接続した構成以
外他の構成要素の接続構成は第４の実施例ＢｉＣＭＯＳ
回路と同一である。したがってＢＪＴ５３およびＢＪＴ
５６のベース電位の変化分Ｖａを同様に０．２Ｖと設定
してｎ−ＭＯＳＦＥＴ５１のターンオン電圧Ｖｔｎ５１
およびＰ−ＭＯＳＦＥＴ５５のターンオン電圧Ｖｔｐ５
５をそれぞれ設定できる。
【００３３】すなわちターンオン電圧Ｖｔｎ５１は１．
４Ｖターンオン電圧Ｖｔｐ４５は０．６Ｖと設定して設
計することができる。
４Ｖターンオン電圧Ｖｔｐ４５は０．６Ｖと設定して設
計することができる。
【００３４】第４および第５の実施例のＢｉＣＭＯＳ回
路はそれぞれ全てのＭＯＳＦＥＴのゲート入力を入力信
号側からとっているので、第３の実施例の回路に比べ、
より高速動作が可能である。第４および第５の実施例の
回路は基本動作は同じ回路であり出力プルアップ側のＢ
ＪＴのベースノードを立ち下げるためのｎ−ＭＯＳＦＥ
Ｔの接続方法に違いが有るだけである。
路はそれぞれ全てのＭＯＳＦＥＴのゲート入力を入力信
号側からとっているので、第３の実施例の回路に比べ、
より高速動作が可能である。第４および第５の実施例の
回路は基本動作は同じ回路であり出力プルアップ側のＢ
ＪＴのベースノードを立ち下げるためのｎ−ＭＯＳＦＥ
Ｔの接続方法に違いが有るだけである。
【００３５】０．５５μｍのＢｉＣＭＯＳプロセスを想
定し、ＣＭＯＳインバータ回路と本発明の第３，第４お
よび第５の実施例のＢｉＣＭＯＳインバータ回路で入力
容量を０．１ｐＦ、ファンアウト４、ＶＣＣ＝２．５Ｖ
とした条件下で遅延時間を比較すると、ＣＭＯＳ回路に
比べ、実施例３の回路を用いた場合１．３倍の高速化、
第４および第５の実施例の回路で１．５倍の高速化が達
成される。
定し、ＣＭＯＳインバータ回路と本発明の第３，第４お
よび第５の実施例のＢｉＣＭＯＳインバータ回路で入力
容量を０．１ｐＦ、ファンアウト４、ＶＣＣ＝２．５Ｖ
とした条件下で遅延時間を比較すると、ＣＭＯＳ回路に
比べ、実施例３の回路を用いた場合１．３倍の高速化、
第４および第５の実施例の回路で１．５倍の高速化が達
成される。
【００３６】
【発明の効果】以上、説明したように本発明のＢｉＣＭ
ＯＳ回路は、バイポーラトランジスタが非導通の状態
で、そのベース電位が電界効果トランジスタのターンオ
ン電圧分だけ、エミッタ電位から高い電位レベルに保た
れるため、バイポーラトランジスタをターンオンするた
めの時間が大幅に短縮でき、同一のプロセス、入力容
量、電源電圧を持つＣＭＯＳ回路に比べ、３．３Ｖ以下
の電圧においても高速に動作することが可能である。こ
のため、低電圧高速動作が要求されるＬＳＩにおいて、
非常に有力な基本ゲート回路となる。
ＯＳ回路は、バイポーラトランジスタが非導通の状態
で、そのベース電位が電界効果トランジスタのターンオ
ン電圧分だけ、エミッタ電位から高い電位レベルに保た
れるため、バイポーラトランジスタをターンオンするた
めの時間が大幅に短縮でき、同一のプロセス、入力容
量、電源電圧を持つＣＭＯＳ回路に比べ、３．３Ｖ以下
の電圧においても高速に動作することが可能である。こ
のため、低電圧高速動作が要求されるＬＳＩにおいて、
非常に有力な基本ゲート回路となる。
【図１】本発明の第１の実施例のＢｉＣＭＯＳ回路の回
路図である。
路図である。
【図２】本発明の第２の実施例のＢｉＣＭＯＳ回路の回
路図である。
路図である。
【図３】本発明の第３の実施例のＢｉＣＭＯＳ回路の回
路図である。
路図である。
【図４】本発明の第４の実施例のＢｉＣＭＯＳ回路の回
路図である。
路図である。
【図５】本発明の第５の実施例のＢｉＣＭＯＳ回路の回
路図である。
路図である。
【図６】本発明のＢｉＣＭＯＳ回路の動作原理を示す回
路図である。
路図である。
【図７】従来技術のＢｉＣＭＯＳ回路の動作原理を示す
回路図である。
回路図である。
【図８】従来技術のＢｉＣＭＯＳ回路の回路図である。
【図９】従来技術のＢｉＮＭＯＳ回路の回路図である。
１ 高電位電源端子 ２ 出力端子 ３，３３，３６，４３，４６，５３，５６，６３，７
３，８３，８６，９３ｎｐｎ型バイポーラトランジスタ ４ 入力端子 ５，３０，３５，３７，４０，４５，５０，５５，６
０，７０，８０，９０ｐ−ＭＯＳＦＥＴ ６，２６ 負荷 ７ 低電位電源端子 ８，３４，４１，４２，４４，５１，５２，５４，６
１，６２，７１，８１，８４，８８，９１，９４ ｎ
−ＭＯＳＦＥＴ ＢＪＴ バイポーラトランジスタ ＣEB エミッタ・ベース間容量 ＣＬ 外部負荷容量 ＩＣ コレクタ電流 Ｉｄ ドレイン電流 Ｑｎｐｎ バイポーラトランジスタの電荷 Ｖａ ベース電位変化分電圧 ＶＣＣ 高電位電源電圧 ＶF バイポーラトランジスタのターンオン電圧 ＶT ，Ｖｔｎ，Ｖｔｐ，Ｖｔｐ３５，Ｖｔｐ３７，Ｖｔ
ｎ５３，Ｖｔｐ４５，Ｖｔｎ５１，Ｖｔｐ５５ ＶＯＨ ハイレベル ＶＯＬ ロウレベル τｎｐｎ（ｏｎ），τｐｄ ターンオン時間
３，８３，８６，９３ｎｐｎ型バイポーラトランジスタ ４ 入力端子 ５，３０，３５，３７，４０，４５，５０，５５，６
０，７０，８０，９０ｐ−ＭＯＳＦＥＴ ６，２６ 負荷 ７ 低電位電源端子 ８，３４，４１，４２，４４，５１，５２，５４，６
１，６２，７１，８１，８４，８８，９１，９４ ｎ
−ＭＯＳＦＥＴ ＢＪＴ バイポーラトランジスタ ＣEB エミッタ・ベース間容量 ＣＬ 外部負荷容量 ＩＣ コレクタ電流 Ｉｄ ドレイン電流 Ｑｎｐｎ バイポーラトランジスタの電荷 Ｖａ ベース電位変化分電圧 ＶＣＣ 高電位電源電圧 ＶF バイポーラトランジスタのターンオン電圧 ＶT ，Ｖｔｎ，Ｖｔｐ，Ｖｔｐ３５，Ｖｔｐ３７，Ｖｔ
ｎ５３，Ｖｔｐ４５，Ｖｔｎ５１，Ｖｔｐ５５ ＶＯＨ ハイレベル ＶＯＬ ロウレベル τｎｐｎ（ｏｎ），τｐｄ ターンオン時間
Claims (6)
- 【請求項１】 バイポーラトランジスタのベース電極に
電界効果トランジスタのソース電極またはドレイン電極
を接続し、前記バイポーラトランジスタが導通状態では
前記電界効果トランジスタが非導通状態であり、前記バ
イポーラトランジスタが非導通状態では前記電界効果ト
ランジスタが導通状態である様に前記バイポーラトラン
ジスタのエミッタ電極およびコレクタ電極ならびに前記
電界効果トランジスタのソース電極およびドレイン電極
およびゲート電極の各電位を設定するＢｉＣＭＯＳ回路
において、前記電界効果トランジスタのターンオン電圧
を前記バイポーラトランジスタのターンオン電圧より小
さく設定し、さらに前記バイポーラトランジスタの非導
通状態のとき前記バイポーラトランジスタのベース電位
を前記バイポーラトランジスタのエミッタ電位より前記
電界効果トランジスタのターンオン電圧分以上の電位差
を有する電位レベルに保つことを特徴とするＢｉＣＭＯ
Ｓ回路。 - 【請求項２】 前記バイポーラトランジスタはそのコレ
クタ電極を負荷を介して高電位電源端子に接続しそのベ
ース電極を入力端子に接続しそのエミッタ電極を低電位
電源端子に接続するｎｐｎ型バイポーラトランジスタで
あり、前記電界効果トランジスタはそのソース電極およ
びそのゲート電極のそれぞれを前記入力端子に接続しそ
のドレンイン電極を前記低電位電源端子に接続するＰ型
電界効果トランジスタであることを特徴とする請求項１
記載のＢｉＣＭＯＳ回路。 - 【請求項３】 前記バイポーラトランジスタはそのエミ
ッタ電極を高電位電源端子に接続しそのベース電極を入
力端子に接続しそのコレクタ電極を負荷を介して低電位
電源端子に接続するｐｎｐ型バイポーラトランジスタで
あり、前記電界効果トランジスタはそのソース電極およ
びそのゲート電極のそれぞれを前記入力端子に接続しそ
のドレイン電極を前記高電位電源端子に接続するｎ型電
界効果トランジスタであることを特徴とする請求項１記
載のＢｉＣＭＯＳ回路。 - 【請求項４】 コレクタ電極を高電位電源端子に接続し
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ソ
ース電極を前記第１のｎｐｎ型バイポーラトランジスタ
のベース電極に接続しゲート電極を前記出力端子に接続
しドレイン電極を低電位電源端子に接続する第２のＰ型
電界効果トランジスタと、コレクタ電極を前記出力端子
に接続しエミッタ電極を前記低電位電源端子に接続する
第２のｎｐｎ型バイポーラトランジスタと、ソース電極
を前記第２のｎｐｎ型バイポーラトランジスタのベース
電極に接続しゲート電極を前記入力端子に接続しドレイ
ン電極を前記出力端子に接続する第１のｎ型電界効果ト
ランジスタと、ソース電極を前記第２のｎｐｎ型バイポ
ーラトランジスタのベース電極に接続しゲート電極を前
記入力端子に接続しドレイン電極を前記低電位電源端子
に接続する第３のＰ型電界効果トランジスタとを有し、
前記第２のＰ型電界効果トランジスタのターンオン電圧
を前記第１のｎｐｎ型バイポーラトランジスタのターン
オン電圧より小さく設定し前記第１のｎｐｎ型バイポー
ラトランジスタの非導通状態のとき前記第１のｎｐｎ型
バイポーラトランジスタのベース電位を前記第１のｎｐ
ｎ型バイポーラトランジスタのエミッタ電位より前記第
２のＰ型電界効果ランジスタのターンオン電圧分高い電
位レベルに保ち、前記第３のＰ型電界効果トランジスタ
のターンオン電圧を前記第２のｎｐｎ型バイポーラトラ
ンジスタのターンオン電圧より小さく設定し前記第２の
ｎｐｎ型バイポーラトランジスタの非導通状態のとき前
記第２のｎｐｎ型バイポーラトランジスタのベース電位
を前記第２のｎｐｎ型バイポーラトランジスタのエミッ
タ電位より前記第３のＰ型電界効果トランジスタのター
ンオン電圧分高い電位レベルに保つことを特徴とするＢ
ｉＣＭＯＳ回路。 - 【請求項５】 コレクタ電極を高電位電源端子に接続し
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ド
レイン電極を前記第１のｎｐｎ型バイポーラトランジス
タのベース電極に接続しゲート電極を前記入力端子に接
続する第１のｎ型電界効果トランジスタと、ドレイン電
極およびゲート電極のそれぞれを前記第１のｎ型電界効
果トランジスタのソース電極に接続しソース電極を低電
位電源端子に接続する第２のｎ型電界効果トランジスタ
と、コレクタ電極を前記出力端子に接続しエミッタ電極
を前記低電位電源端子に接続する第２のｎｐｎ型バイポ
ーラトランジスタと、ソース電極を前記第２のｎｐｎ型
バイポーラトランジスタのベース電極に接続しゲート電
極を前記入力端子に接続しドレイン電極を前記出力端子
に接続する第３のｎ型電界効果トランジスタとソース電
極を前記第２のｎｐｎ型バイポーラトランジスタのベー
ス電極に接続しゲート電極を前記入力端子に接続しドレ
イン電極を前記低電位電源端子に接続する第２のＰ型電
界効果トランジスタとを有し、前記第２のｎ型電界効果
トランジスタのターンオン電圧を前記第１のｎｐｎ型バ
イポーラトランジスタのターンオン電圧より小さく設定
し前記第１のｎｐｎ型バイポーラトランジスタの非導通
状態のとき前記第１のｎｐｎ型バイポーラトランジスタ
のベース電位を前記第１のｎｐｎ型バイポーラトランジ
スタのエミッタ電位より前記第２のｎ型電界効果トラン
ジスタのターンオン電圧分高い電位レベルに保ち、前記
第２のＰ型電界効果トランジスタのターンオン電圧を前
記第２のｎｐｎ型バイポーラトランジスタのターンオン
電圧より小さく設定し前記第２のｎｐｎ型バイポーラト
ランジスタの非導通状態のとき前記第２のｎｐｎ型バイ
ポーラトランジスタのベース電位を前記第２のｎｐｎ型
バイポーラトランジスタのエミッタ電位より前記第２の
Ｐ型電界効果トランジスタのターンオン電圧分高い電位
レベルに保つことを特徴とするＢｉＣＭＯＳ回路。 - 【請求項６】 コレクタ電極を高電位電源端子に接続し
エミッタ電極を出力端子に接続する第１のｎｐｎ型バイ
ポーラトランジスタと、ソース電極を前記高電位電源端
子に接続しゲート電極を入力端子に接続しドレイン電極
を前記第１のｎｐｎ型バイポーラトランジスタのベース
電極に接続する第１のＰ型電界効果トランジスタと、ド
レイン電極およびゲート電極のそれぞれを前記第１のＰ
型電界効果トランジスタのドレイン電極に接続する第１
のｎ型電界効果トランジスタと、ドレイン電極を前記第
１のＰ型電界効果トランジスタのソース電極に接続しゲ
ート電極を前記入力端子に接続しソース電極を低電位電
源端子に接続する第２のｎ型電界効果トランジスタと、
コレクタ電極を前記出力端子に接続しエミッタ電極を前
記低電位電源端子に接続する第２のｎｐｎ型バイポーラ
トランジスタと、ソース電極を前記第２のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続しドレイン電極を前記出力端子に接
続する第３のｎ型電界効果トランジスタと、ソース電極
を前記第２のｎｐｎ型バイポーラトランジスタのベース
電極に接続しゲート電極を前記入力端子に接続しドレイ
ン電極を前記低電位電源端子に接続する第２のＰ型電界
効果トランジスタとを有し、前記第１のｎ型電界効果ト
ランジスタのターンオン電圧を前記第１のｎｐｎ型バイ
ポーラトランジスタのターンオン電圧より小さく設定し
前記第１のｎｐｎ型バイポーラトランジスタの非道通状
態のとき前記第１のｎｐｎ型バイポーラトランジスタの
ベース電位を前記第１のｎｐｎ型バイポーラトランジス
タのエミッタ電位より前記第１のｎ型電界効果トランジ
スタのターンオン電圧分高い電位レベルに保ち、前記第
２のＰ型電界効果トランジスタのターンオン電圧を前記
第２のｎｐｎ型バイポーラトランジスタのターンオン電
圧より小さく設定し前記第２のｎｐｎ型バイポーラトラ
ンジスタの非導通状態のとき前記第２のｎｐｎ型バイポ
ーラトランジスタのベース電位を前記第２のｎｐｎ型バ
イポーラトランジスタのエミッタ電位より前記第２のＰ
型電界効果トランジスタのターンオン電圧分高い電位レ
ベルに保つことを特徴とするＢｉＣＭＯＳ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056642A JP2861717B2 (ja) | 1993-03-17 | 1993-03-17 | ＢｉＣＭＯＳ回路 |
| US08/208,827 US5426377A (en) | 1993-03-17 | 1994-03-11 | BiMIS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056642A JP2861717B2 (ja) | 1993-03-17 | 1993-03-17 | ＢｉＣＭＯＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314966A true JPH06314966A (ja) | 1994-11-08 |
| JP2861717B2 JP2861717B2 (ja) | 1999-02-24 |
Family
ID=13033000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5056642A Expired - Fee Related JP2861717B2 (ja) | 1993-03-17 | 1993-03-17 | ＢｉＣＭＯＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861717B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137822A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路 |
| JPH04104612A (ja) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | 半導体集積回路 |
| JPH04142115A (ja) * | 1990-10-02 | 1992-05-15 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-03-17 JP JP5056642A patent/JP2861717B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137822A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路 |
| JPH04104612A (ja) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | 半導体集積回路 |
| JPH04142115A (ja) * | 1990-10-02 | 1992-05-15 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861717B2 (ja) | 1999-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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