JPH01137822A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタを含む半導体集積回
路、さらにはそれに含まれるバイポーラトランジスタの
過大なコレクタ電流制限技術に関し、例えば、Ｂ１ＣＭ
ＯＳプロセスによって形成されたドライブ回路に適用し
て有効な技術に関するものである。

〔従来技術〕

Ｂ１ＣＭＯＳプクセスはアナログ機能とディジタル機能
を併せ持つ混載ＬＳＩ技術の１つであり、通常のパイボ
ーラ工程に若干のＭＯ８工程を付加することにより、高
精度のアナログ処理や大電力ドライブに最適なバイポー
ラ回路と高集積及び低消費電力化に有利なＣＭＯ５（相
補型ＭＯ８）回路を同一チップ上に搭載可能にするプロ
セス技術である。

例えば、Ｂ１ＣＭＯＳプロセスによって構成されるドラ
イブ回路（以下単にＢ１ＣＭＯＳドライブ回路とも記す
）は、原理的に、負荷駆動用のバイポーラトランジスタ
を備え、入力信号に対するバイポーラトランジスタのベ
ース駆動論理を０Ｍ０８回路で採るように構成される。

尚、バイポーラトランジスタについて記載された文献の
例としては昭和５９年１１月３０日オーム社発行の「Ｌ
ＳＩハンドブック」Ｐ５３〜Ｐ６０がある。

Ｃ発明が解決しようとするＩ’、、”ｊＭ点〕ところで
、負荷駆動用のバイポーラトランジスタに過大なベース
・エミッタ電圧が加わったとき。

当該トランジスタの駆動電流即ちコレクタ“電流も過大
となる。例えば、負荷駆動用バイポーラトランジスタの
ベース電流を制御するＣＭＯＳスイッチ回路がオン動作
されると、ベース・エミッタ間に一時的に過大な電圧が
かかり、これに応でベース電流が増えて過大なコレクタ
電流が流れる。

このような過大なコレクタ電流は、マイグレーションに
よるアルミニウム配線の断線、さらにはコレクタの寄生
抵抗によってベース・コレクタ電圧が低下されることに
よるバイポーラトランジスタの飽和などの虞があった。

このような問題点は、負荷側の電源ノイズなどによって
ベース・エミッタ電圧が不所望に増大するときにも生ず
る６本発明の目的は、バイポーラトランジスタのベース
・エミッタ電圧が過大になったときにそれに応じて過大
なコレクタ電流が流れることを防止することができる半
導体集積回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、バイポーラトランジスタのベース・エミッタ
電圧の増大に呼応してベース電流を制限する電流制限手
段として、バイポーラトランジスタのベース電流経路に
抵抗素子を設けたり、バイポーラトランジスタのベース
電極からエミッタ電極に至る分流経路に、抵抗素子或い
はバイポーラトランジスタのベース・エミッタ電圧をゲ
ート・ソース電圧とするＭＯＳＦＥＴを挿入するもので
ある。

〔作　用〕

上記した手段によれば、電流制限手段として上記抵抗素
子を用いる場合には、バイポーラトランジスタのベース
電流制限量がベース・エミッタ電圧に比例することによ
り、ベース・エミッタ電圧が過大になったときにそれに
応じて過大なコレクタ電流が流れることを抑制する。ま
た、電流制限素子として上記ＭＯ８ＦＥＴを用いる場合
、バイポーラトランジスタのベース・工□ミッタ電圧が
上記ＭＯ８ＦＥＴのしきい値電圧を超えて当該ＭＯ８Ｆ
ＥＴがオン動作されると、このＭＯＳＦＥＴを介する分
流経路に斯るＭＯＳＦＥＴのオン抵抗に応じた電流が流
れることにより、ベース・エミッタ電圧が所定値以上に
過大にされたときにそれに応じた過大なコレクタ電流が
流れることを抑制する。

〔実　施　例〕

本実施例ではＢ１ＣＭＯＳドライブ回路を一例として説
明する。

第１図乃至第４図は本発明に係る半導体集積回路の実施
例であるＢ１ＣＭＯＳドライブ回路におけるベース電流
制限手段の各種原理説明図である。

各回に示されるＢ　ｉ　ＣＭ　ＯＳドライブ回路は、特
に制限されないが、原理的には、負荷駆動用のＮＰＮ型
バイポーラトランジスタＱ１を備え、入力端子Ｐｉｎか
ら供給される入力信号に対するバイポーラトランジスタ
Ｑ１のベース駆動論理をＣＭＯＳスイッチ回路ＳＷで採
るように構成される。

出力端子Ｐｏｕｔには容量性負荷ＣＬなどが結合される
。

第１図乃至第４図に原理的に示される各Ｂ１ＣＭＯＳド
ライブ回路は、バイポーラトランジスタＱ１のベース・
エミッタ電圧Ｖ　ｂ　ｅの増大に呼応してベース電流Ｉ
ｂを制限する電流制限手段を備える。

第１図において、上記電流制限手段は、バイポーラトラ
ンジスタＱ１のベース電流経路に挿入した抵抗素子Ｒ１
とされる。この抵抗素子Ｒ１は、ベース・エミッタ電圧
Ｖｂｅが過大にされる場合に、更に詳しくはベース電極
に一端が結合される抵抗素子Ｒ１の他端とエミッタ電極
間の電位が過大にされる場合に、それに比例してベース
電流よりを制限する。ベース電流Ｉｂの制限量はベース
・エミッタ電圧Ｖ　ｂ　ｅの増大に比例することにより
、ベース電流Ｉｂの制限効果はベース・エミッタ電圧Ｖ
ｂｅの増大に従って徐々に大きくされる。したがって＋
　ＣＭＯＳスイッチ回路ＳＷがオン動作された瞬間に過
大なベース・エミッタ電圧Ｖｂｅが加わったときや、負
荷ＣＬ側の電源ノイズなどによってベース・エミッタ電
圧Ｖ　ｂ　ｅが不所望に増大したとき、それに応じたベ
ース電流Ｉｂの増大が抑制されることにより、過大なコ
レクタ電流Ｉｃが流れることが防止される。これにより
、マイグレーションによるアルミニウム配線の断線、さ
らにはコレクタの寄生抵抗によってベース・コレクタ電
圧が低下されることによるバイポーラトランジスタの飽
和などの虞が回避される。

第２図において、上記電流制限手段は、バイポーラトラ
ンジスタＱ１のベース電極からエミッタ電極に至る分流
経路に抵抗素子Ｒ２を挿入して成る。この抵抗素子Ｒ２
に分流する電流Ｉｂ’はベース・エミッタ電圧Ｖｂｅに
比例して増大されるから、抵抗素子Ｒ２によるベース電
流Ｉｂの制限量はベース・エミッタ電圧Ｖｂｅの増大に
比例する。したがって、第１図に示される構成と同様に
、ベース・エミッタ電圧Ｖ　ｂ　ｅが不所望に増大され
たとき、それに応じた分流電流Ｉｂ’によってベース電
流Ｉｂの増大が抑制されることにり、コレクタ電流Ｉｃ
の過大な増大が防止される。

第３図に示される電流制限手段は、バイポーラトランジ
スタＱ１のベース電極からエミッタ電極に至る分流経路
に、バイポーラトランジスタＱ１のベース・エミッタ電
圧をゲート・ソース電圧とするＰチャンネル型ＭＯ８Ｆ
ＥＴＱ２を挿入して成る。このＭＯＳＦＥＴＱ２は、バ
イポーラトランジスタＱ１のベース・エミッタ電圧Ｖｂ
ｅが当該ＭＯ８ＦＥＴＱ２（７）Ｌきい値電圧Ｖｔｈｐ
を超えることに呼応してオン動作することにより、当該
ＭＯ３ＦＥＴＱ２のオン抵抗に応じた電流Ｉｂ′を分流
してベース電流Ｉｂの制限を行う。したがって、ベース
・エミッタ電圧Ｖｂｅが不所望に増大されてＭＯ８ＦＥ
ＴＱ２のしきい値電圧Ｖｔｈｐを超えると、それに応じ
てオン動作するＭＯ８ＦＥＴＱ２に電流Ｉｂ’が分流し
てベース電流Ｉｂの増大が抑制されることにり、コレク
タ電流Ｉｃの過大な増大が防止される。特に、ベース電
流Ｉｂの制限動作は、バイポーラトランジスタＱ１のベ
ース・エミッタ電圧Ｖ　ｂ　ｓがＭＯ３ＦＥＴＱ２のし
きい値電圧Ｖｔｈｐを超えた場合に行われるから、通常
動作時におけるようなベース・エミッタ電圧Ｖｂｅが比
較的小さいときは、バイポーラトランジスタＱ１の動作
特性になんら影響しない。

第４図に示される電流制限手段は、バイポーラトランジ
スタＱ１のベース電極からエミッタ電極に至る分流経路
に例えば１対のダイオードＤ、Ｄを直列に挿入して成る
。夫々のダイオードＤ、ＤはＰＮ接合固有のビルトイン
電圧（ｂｕｉｌｔ−ｉｎ　ｐ。

ｔｅｎｔｉａｌ）　Ｖ　ｂ　ｉ　（シリコン接合の場合
には０．６〜０．９ボルト程度）を有する。１対のダイ
オードＤ、Ｄは、バイポーラトランジスタＱ１のベース
・エミッタ電圧Ｖｂｅが上記２Ｖｂ　ｉを超えることに
呼応して導通状態にされると、電流Ｉｂ’を分流してベ
ース電流Ｉｂを制限する。したがって、ベース・エミッ
タ電圧Ｖｂｅが不所望に増大されて２Ｖｂ　ｉを超える
と、それに応じて導通状態にされる１対のダイオードＤ
、Ｄに電流Ｉｂ’が分流してベース？Ｒｍ’Ｉｂの増大
が抑制されることにり、コレクタ電流Ｉｃの過大な増大
が防止される。

ダイオードＤ、Ｄによるベース電流Ｉｂの制限動作は、
バイポーラトランジスタＱ１のベース・エミッタ電圧Ｖ
ｂｅが２　Ｖ　ｂ　ｉを超えた場合に行われるから、第
３図に示される構成と同様に通常動作時におけるような
ベース・エミッタ電圧Ｖｂｅが比較的小さいときは、バ
イポーラトランジスタＱ１の動作特性になんら影響を与
えない。

第５図は第３図に示されるベース電流制限原理を適用し
たＢ１ＣＭＯＳドライブ回路の詳細な一例を示す回路図
である。

第５図に示されるＢ１ＣＭＯＳドライブ回路は、直列接
続した１対のＮＰＮ型バイポーラトランジスタＱＩＯ，
Ｑｌｌを電源端子Ｖｄｄ、Ｖｓｓに結合して成る出力段
を備える。上記バイポーラトランジスタＱＩＯ，Ｑｌｌ
をスイッチ動作させる論理はＭＯ８回路によって構成さ
れる。即ち、バイポーラトランジスタＱＩＯのベース電
極は、Ｐチャンネル型ＭＯ８ＦＥＴＱ１２及びＮチャン
ネル型ＭＯ８ＦＥＴＱ１３によって構成されるＣＭＯＳ
インバータ回路ＩＮＶの出力端子に結合され、他方のバ
イポーラトランジスタＱｌｌのベース電極は、一対の電
源端子Ｖｄｄ、Ｖｇｓの間に直列接続されたＮチャンネ
ル型ＭＯ８ＦＥＴＱ１４及びＱ１５の結合ノードに接続
される。上記ＣＭＯＳインバータ回路ＩＮＶの入力端子
及びＭＯ８ＦＥＴＱ１４のゲート電極はＢ１ＣＭＯＳド
ライバ回路の入力端子Ｐｉｎに共通接続され、上記ＭＯ
８ＦＥＴＱ１５のゲート電極はＣＭＯＳインバータ回路
ＩＮＶの出力端子に結合される＊　Ｂ　ｉＣＭＯＳドラ
イブ回路の出力端子Ｐｏｕｔはバイポーラトランジスタ
ＱＩＯ，Ｑｌｌの結合ノードとされ、特に制限されない
が、容量性負荷ＣＬに結合されている。

このＢ１ＣＭＯＳドライブ回路における各バイポーラト
ランジスタＱＩＯ，Ｑｌｌのベース電流Ｉｂを制限する
手段は、夫々のバイポーラトランジスタＱＩＯ，Ｑｌｌ
におけるベース・エミッタ電圧Ｖｂｅをゲート・ソース
電圧とするＰチャンネル型ＭＯ８ＦＥＴＱ１６．Ｑ１７
とされる。これらＭＯ８ＦＥＴＱ１６．Ｑ１７のしきい
値電圧Ｖｔｈｐは、特に制限されないが、ＰＮ接合の電
位障壁もしくは拡散電位よりも大きな電圧（シリコン接
合の場合には０．６〜０．９ボルト程度）の範囲で適宜
決定されている。

第５図に示されるＢ１ＣＭＯＳドライブ回路において、
入力端子Ｐｉｎにロウレベルの信号が供給されると、Ｃ
ＭＯＳインバータ回路ＩＮＶの出力がハイレベルにされ
てバイポーラトランジスタＱ１０がオン状態に制御され
る。このとき、他方のバイポーラトランジスタＱｌｌの
ベース電極に接続されているＭＯ８ＦＥＴＱ１４がオフ
状態にされ、且つＭＯ８ＦＥＴＱ１５がオン状態にされ
ることにより、斯るバイポーラトランジスタＱ１１はオ
フ状態に制御される。これにより、出力端子Ｐｏｕｔは
ハイレベルに駆動される。入力端子Ｐｉｎにハイレベル
の信号が供給される場合には、上記とは逆に出力端子Ｐ
ｏｕｔはロウレベルにされる。

ここで、例えば入力端子Ｐｉｎにロウレベルの信号が供
給されてバイポーラトランジスタＱＩＯがオン動作して
、同トランジスタＱ１０のベース・エミッタ電圧Ｖｂｅ
が一時的に過大になったとき、或いは容量性負荷ＣＬ側
の電源ノイズなどによりバイポーラトランジスタＱＩＯ
のベース・エミッタ電圧Ｖｂｅが過大になったとき、斯
るベース・エミッタ電圧Ｖ　ｂ　ｅがＭＯ８ＦＥＴＱ１
６のしきい値電圧Ｖｔｈｐを超えることにより、当該Ｍ
Ｏ８ＦＥＴＱ１６がオン動作して、斯るバイポーラトラ
ンジスタＱ１０のベース電極に流れるべき電流がＭＯ８
ＦＥＴＱ１６を介する分岐経路に分流される。分流され
る電流Ｉｂ’はＭＯ８ＦＥＴ０１６のオン抵抗に従って
、言い換えるならそのときのベース・エミッタ電圧Ｖｂ
ａの大きさに比例して増大される。これにより、バイポ
ーラトランジスタＱＩＯにおける過大なコレクタ電流Ｉ
ｃの増大が防止されて、アルミニウム配線の断線及びバ
イポーラトランジスタＱＩＯの飽和が防止される。

このときのベース・エミッタ電圧Ｖ　ｂ　ｅに対するベ
ース電流Ｉｂの関係は第６図に示されるように、ベース
・エミッタ電圧ＶｂｅがＭＯ８ＦＥＴＱ１６のしきい値
電圧Ｖｔｈｐを超えると、当該ＭＯ８ＦＥＴＱＩ６が設
けられていない従来の場合（２点鎖線で示される）に比
べてベース電流よりが低減される。また、このときのコ
レクタ・エミッタ電圧Ｖｃｅに対するコレクタ電流Ｉｃ
の関係は第７図に示される。即ち、ベース・エミッタ電
圧ＶｂｅがＭＯ８ＦＥＴＱ１６のしきい値電圧Ｖｔｈｐ
以下とされているには、領域Ｅ１で示されるようにバイ
ポーラトランジスタＱＩＯの特性はＭＯ８ＦＥＴＱ１６
を有しない従来の回路形式に対して何等変化されない、
ＭＯ８ＦＥＴＱ１６のしきい値電圧Ｖｔｈｐを超えると
、領域Ｅ２で示されるようにコレクタ電流Ｉｃは２点鎖
線で示される従来回路形式に比べてＭＯ８ＦＥＴＱ１６
のオン抵抗に従って漸減される。

尚、入力端子Ｐｉｎにハイレベルの信号が供給されてバ
イポーラトランジスタＱｌｌがオン動作される場合には
、ＭＯ８ＦＥＴＱ１７が上記Ｍ。

５ＦＥＴＱ１６と同様のベース電流制限機能を果たす。

第８図は第１図に示されるベース電流制限原理を適用し
たＢ　ｉ　ＣＭ　ＯＳドライブ回路の詳細な一例を示す
回路図である。

第８図に示されるＢ１ＣＭＯＳドライブ回路の基本的回
路構成は第５図に示されるものと同様であり、１対のＮ
ＰＮ型バイポーラトランジスタＱ１０、Ｑｌｌ、一方の
バイポーラトランジスタＱ１０のベース電極に出力端子
が結合されたＣＭＯＳインバータ回路ＩＮＶ、他方のバ
イポーラトランジスタＱｌｌのベース電極に夫々結合さ
れたＮチャンネル型ＭＯ８ＦＥＴＱ１４及びＱ１５を含
む。

このＢ１ＣＭＯＳドライブ回路における各バイポーラト
ランジスタＱＩＯ，Ｑｌｌのベース電流ｒｂを制限する
手段は、夫々のバイポーラトランジスタＱＩＯ，Ｑｌｌ
のベース電流経路に配置された抵抗素子Ｒ−３，Ｒ４と
される。これら抵抗素子Ｒ３，Ｒ４は夫々が結合される
バイポーラトランジスタＱＩＯ，Ｑｌｌのベース・エミ
ッタ電圧Ｖｂｅに応じてベース電流Ｉｂを常時制限する
。

ここで１例えば入力端子Ｐｉｎにロウレベルの信号が供
給されてバイポーラトランジスタＱＩＯがオン動作して
、向トランジスタＱＩＯのベース・エミッタ電圧Ｖｂａ
が一時的に過大になったとき、或いは容量性負荷ＣＬ側
の電源ノイズなどによりバイポーラトランジスタＱＩＯ
のベース・エミッタ電圧Ｖｂｅが過大になったとき、上
記抵抗素子Ｒ３は当該電圧Ｖｂｅに比例してそのベース
電流Ｉｂを制限する。これにより、バイポーラトランジ
スタＱＩＯにおける過大なコレクタ電流Ｉｃの増大が防
止されて、アルミニウム配線の断線及びバイポーラトラ
ンジスタＱＩＯの飽和が防止される。

このときのベース・エミッタ電圧Ｖ　ｂ　ｅに対するベ
ース電流Ｉｂの関係は第９図に示されるように、ベース
・エミッタ電圧Ｖｂｓが増大されるに従って抵抗素子Ｒ
３を持たない従来回路の場合（２点鎖線で示される）に
比べてベース電流Ｉｂが低減される。また、このときの
コレクタ・エミッタ電圧Ｖｃｅに対するコレクタ電流Ｉ
ｃの関係は第１０図に示される。即ち、抵抗素子Ｒ３を
持たない従来回路形式に比べると、ベース・エミッタ電
圧Ｖｂｅの増大に従ってコレクタ電流Ｉｃが漸減される
。但し、第５図の構成とは異なり、通常動作時のように
ベース・エミッタ電圧Ｖｂｅが比較的小さい場合にも、
コレクタ電流が減少される。

尚、入力端子Ｐｉｎにハイレベルの信号が供給されてバ
イポーラトランジスタＱｌｌがオン動作される場合には
、抵抗素子Ｒ４が上記抵抗素子Ｒ３とと同様のベース電
流制限機能を果たす。

上記実施例によれば以下の作用効果を得るものである。

（１）ＢｉＣＭＯＳドライブ回路に含まれるバイポーラ
トランジスタのベース・エミッタ電圧ｖｂｅの増大に呼
応してベース電流Ｉｂを制限する電流制限手段として、
抵抗素子Ｒ１（Ｒ３，Ｒ４）。

抵抗素子Ｒ２、ＭＯ８ＦＥＴＱ２　（Ｑ１６．Ｑｌｌ）
、又はダイオードＤを設けることにより、バイボーラト
ランジスタのスイッチング時、或いは負荷側からの電源
ノイズなどの注入によってベース・エミッタ電圧が過大
にされた場合、それに応じたベース電流Ｉｂの増大を抑
制して過大なコレクタ電流Ｉｃが流れることを防止する
ことができる。

（２）上記作用効果より、マイグレーションによるアル
ミニウム配線の断線、さらにはコレクタの寄生抵抗によ
ってベース・コレクタ電圧が低下されることによるバイ
ポーラトランジスタの飽和などの虞を簡単に回避するこ
とができる。

（３）バイポーラトランジスタの飽和による基板電流の
増大を防止することができるから、低消費電力化に寄与
することができる。

（４）バイポーラトランジスタのベース電極からエミッ
タ電極に至る分流経路に、バイポーラトランジスタのベ
ース・エミッタ電圧をゲート・ソース電圧とするＭＯＳ
ＦＥＴやダイオードを挿入して電流制限手段を構成する
場合には、ベース・エミッタ電圧ＶｂｅがＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈｐを超えたときや電圧２　Ｖ　ｂ
　ｉを超えた場合に初めて分流電流Ｉｂ’によるベース
電流制限作用が開始されるから、通常動作時におけるよ
うなベース・エミッタ電圧Ｖ　ｂ　ｅが比較的小さいと
きは、バイポーラトランジスタの動作特性に何等影響を
与えることなく上記作用効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。

例えばＢ１ＣＭＯＳドライブ回路に含まれるバイポーラ
トランジスタはＰＮＰ型であってもよい。

また１本発明をＢ１ＣＭＯＳドライブ回路に適用する場
合、その基本的回路構成は上記実施例に限定されず適宜
変更することができる。また、ベース電流の制限手段は
上記各実施例に限定されず適宜変更することができる。

以上の説明では主として本発明者によって成された発明
をその背景になった利用分野であるＢ１ＣＭＯＳドライ
ブ回路に適用した場合について説明したが１本発明はそ
れに限定されるものではなく、少なくともバイポーラト
ランジスタを含む条件のものに広く適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、バイポーラトランジスタのベース・エミッタ
電圧の増大に呼応してベース電流を制限する電流制限手
段により、ベース・エミッタ電圧が過大にされたときに
それに応じた過大なコレクタ電流の発生を抑制すること
ができ、これにより、マイグレーションによるアルミニ
ウム配線の断線、さらにはコレクタの寄生抵抗によって
ベース・コレクタ電圧が低下されることによるバイポー
ラトランジスタの飽和などの虞を回避することができる
という効果がある。

【図面の簡単な説明】

第１図はベース電流経路に抵抗素手を挿入して成る電流
制限手段の原理説明図、 第２図はベース電極からエミッタ電極に至る分流経路に
抵抗素子を挿入して成る電流制限手段の原理説明図。 第３図はベース電極からエミッタ電極に至る分流経路に
バイポーラトランジスタのベース・エミッタ電圧をゲー
ト・ソース電圧とするＭＯＳＦＥＴを挿入して成る電流
制限手段の原理説明図、第４図はベース電極からエミッ
タ電極に至る分流経路にダイオードを挿入して成る電流
制限手段の原理説明図。 第５図は第３図の原理を適用したＢ１ＣＭＯＳドライブ
回路の射散れを示す回路図、 第６図は第５図に示されるＢ１ＣＭＯＳドライブ回路に
おけるベース・エミッタ電圧Ｖｂｅとコレクタ電流Ｉｃ
との関係を示す説明図、第７図は第５図に示されるＢ１
ＣＭＯＳドライブ回路におけるベース・コレクタ電圧ｖ
ｂＣとコレクタ電流Ｉｃとの関係を示す説明図、第８図
は第１図の原理を適用したＢ　ｉ　ＣＭ　ＯＳドライブ
回路の射散れを示す回路図、 第９図は第８図に示されるＢ１ＣＭＯＳドライブ回路に
おけるベース・エミッタ電圧Ｖｂｅとコレクタ電流Ｉｃ
との関係を示す説明図。 第１０図は第８図に示されるＢ１ＣＭＯＳドライブ回路
におけるベース・コレクタ電圧Ｖ　ｂ　ｃとコレクタ電
流Ｉｃとの関係を示す説明図である。 Ｑｌ・・・バイポーラトランジスタ、Ｒ１，Ｒ２・・・
抵抗素子、Ｑ２・・・ＭＯ８ＦＥＴ％Ｄ・・・ダイオー
ド、Ｐｉｎ・・・入力端子、Ｐｏｕｔ・・・出力端子、
ＣＬ・・・負荷、ＱＩＯ，Ｑｌｌ・・・バイポーラトラ
ンジスタ。 Ｑｌ６．Ｑｌ７・・・ＭＯＳＦＥＴ、Ｒ３，Ｒ４・・・
抵抗素子。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタを含む半導体集積回路にお
   いて、バイポーラトランジスタのベース・エミッタ電圧
   の増大に呼応してベース電流を制限する電流制限手段を
   設けて成るものであることを特徴とする半導体集積回路
   。 ２、上記電流制限手段は、バイポーラトランジスタのベ
   ース電流経路に抵抗素子を挿入して成るものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路。 ３、上記電流制限手段は、バイポーラトランジスタのベ
   ース電極からエミッタ電極に至る分流経路に抵抗素子を
   挿入して成るものであることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路。 ４、上記電流制限手段は、バイポーラトランジスタのベ
   ース電極からエミッタ電極に至る分流経路に、バイポー
   ラトランジスタのベース・エミッタ電圧をゲート・ソー
   ス電圧とするＭＯＳＦＥＴを挿入して成るものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路。 ５、上記電流制限手段は、バイポーラトランジスタのベ
   ース電極からエミッタ電極に至る分流経路にダイオード
   を挿入して成るものであることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路。