JP2004128500A - 集積回路用のシリコンリッチ低熱収支窒化ケイ素 - Google Patents

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Abstract

【課題】　低熱収支シリコンリッチ窒化ケイ素膜を提供すること。
【解決手段】　低熱収支シリコンリッチ窒化ケイ素膜は、Ｎ−Ｈ結合の水素濃度の少なくとも１．５倍であるＳｉ−Ｈ結合の水素濃度を含むことが可能である。窒化ケイ素膜は、ホウ素拡散を通例促進する高温処理作業を使用してホウ素ドープ装置を処理するとき、そのような装置におけるホウ素拡散を抑制する。低熱収支シリコンリッチ窒化ケイ素膜は、ＣＭＯＳ装置にスペーサを形成するために使用することが可能であり、密に実装されたＳＲＡＭアレイにおける短絡を防止するために、誘電体スタックの一部として使用することが可能であり、ベースをエミッタから絶縁するベース窒化物層および／または窒化物スペーサを形成するために、ＢｉＣＭＯ処理において使用することが可能である。
【選択図】図１

Description

　本発明は、最も一般的には、半導体装置および半導体装置を作成する方法に関する。より具体的には、本発明は、ホウ素突抜けおよびホウ素空乏化を抑制するための、さまざまな集積回路の応用例において使用される低熱収支シリコンリッチＳｉＮ膜に関する。
　ホウ素は、半導体製造産業において一般的に好まれるＰタイプのドーパントであり、ＣＭＯＳ、バイポーラ、およびＢｉＣＭＯＳの技術で一般的に使用される。窒化ケイ素膜は、さまざまな機能のため、さまざまな応用のため、さまざまな技術で、半導体の製造に広く使用される。さまざまな形成方法を使用してＳｉＮ膜を形成するとき、常に水素が膜の中に混入する。たとえば、シラン（ＳｉＨ４）は、窒化ケイ素膜を形成するために使用するさまざまなプロセスにおいてケイ素源として一般的に使用される原料気体である。ＳｉＮ膜の中に混入した水素は、膜のケイ素（Ｓｉ−Ｈ結合）および窒素（Ｎ−Ｈ結合）の両方と結合する。Ｓｉ−Ｈ結合は、Ｎ−Ｈ結合より高い活性化エネルギーを含む。したがって、窒素と結合した水素は、ケイ素と結合している場合とは対照的に、結合から解離し、ＳｉＮ膜を通過してＳｉＮ膜から泳動しやすくなる。形成中の半導体装置においてホウ素が使用されているとき、さまざまな高温プロセス中に、そのような非結合水素によりホウ素拡散が促進される。そのようなホウ素拡散は、ホウ素突抜けおよびホウ素ドープ・ポリ空乏化をもたらす可能性がある。相対的な活性化エネルギーのために、Ｎ−Ｈ結合の水素のみが、装置に悪影響を与える上述した異常性に寄与することが判明している。
　高温で実施される処理作業により、水素は、Ｎ−Ｈ結合から解離する。ホウ素は、多結晶シリコンおよび他の材料において、Ｐタイプのドーパントとして一般的に使用される。高温作業中、利用可能な非結合水素が存在することにより、Ｐドープ多結晶シリコン材料からのホウ素拡散が促進される。たとえば、ＣＭＯＳトランジスタ、具体的にはＰＭＯＳトランジスタでは、これ以後「ポリシリコン」と呼ぶ多結晶シリコン・ゲートからのホウ素は、ゲートからゲート酸化膜および／またはトランジスタ・チャネルの中に拡散する可能性がある。そのような拡散は、ホウ素突抜けとしても知られ、窒素に結合していた水素など、自由な水素が利用可能であることによって促進される。従来の窒化ケイ素膜では、窒素に結合している水素は、ケイ素に結合している水素よりはるかに優勢であるが、その理由は、一部には、従来のＳｉＮ膜は、かなり窒素が豊富であるからである。ＭＯＳＦＥＴ技術では、従来の窒化ケイ素スペーサがポリ・ゲートに隣接して形成されたとき、窒化ケイ素膜の窒素と優先的に結合し、かつ窒素と弱い結合を形成している水素は、結合を切断して自由になり、１０００〜１１００℃の範囲内の温度で通常実施されるソース／ドレイン焼きなましなど、その後の高温処理作業中にホウ素拡散を促進する。そのようなトランジスタゲート酸化物またはトランジスタ・チャネルの中へのホウ素突抜けは、少なくともトランジスタのＶｔ（閾値電圧）をシフトさせ、またトランジスタの性能を完全に破壊する可能性がある。
　非結合水素が装置の性能に悪影響を与える他の機構は、ホウ素ドープ・ポリ空乏化である。以前に窒素と結合していた水素は、自由になり、受容体であるホウ素と対になって、ホウ素原子を電気的に不活性にする。この機構によれば、Ｐタイプ・ホウ素受容体原子の濃度は、ポリシリコンでは減少する。
　埋込みＳＲＡＭ、改良ＳＲＡＭ　ＳｉＧｅおよび他のＢｉＣＯＭＳ技術、および改良ＣＭＯＳプロセスなど、半導体製造産業において現在使用されているさまざまな技術では、窒化ケイ素材料が、スペーサ、シリサイド・ブロックおよびライナ、およびさまざまな絶縁体などの多様な応用分野に通常使用される。窒化物膜も、他の装置フィーチャを形成するのを補助するためにマスキング膜として使用される。さらに、そのような技術は、通常、さまざまなホウ素ドープ・ポリシリコン材料を構造および相互接続のフィーチャに使用する。
　したがって、Ｓｉ−Ｈ結合に結合した水素の量が増大し、かつＮ−Ｈ結合に結合した水素の量が減少している窒化ケイ材料を形成することが望ましい。同様に、低熱収支を使用して、そのような膜を形成することが望ましい。このようにして、水素は、窒化ケイ素膜と結合したままであり、半導体装置に悪影響を与えるホウ素突抜けおよびホウ素ドープ・ポリ空乏化の上述した機構を助長することはない。
　一実施形態では、本発明は、ポリシリコン・ゲートを含むゲート構造と、ゲート構造に隣接して形成された窒化ケイ素スペーサとを備える半導体ＭＯＳトランジスタを提供する。窒化ケイ素スペーサは、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を有することを特徴とするＳｉＮ材料で形成される。
　他の実施形態では、本発明は、ベースおよびエミッタを含むバイポーラ・トランジスタを提供する。ＳｉＮ材料は、ベースをエミッタから絶縁する。ＳｉＮ材料は、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を内部に有することを特徴とする。
　他の例示的な実施形態では、本発明は、ＢｉＣＭＯＳ処理技術を使用して半導体装置を製造する方法を提供する。該方法には、少なくとも１つのＣＭＯＳトランジスタを基板の第１領域の上に提供すること、少なくとも１つのトランジスタの上に、ＳｉＮ膜が、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を内部に有することを特徴とするＳｉＮ膜を形成すること、バイポーラ・トランジスタを基板の第２領域に形成することが含まれる。
　他の例示的な実施形態によれば、本発明は、基板上のＣＭＯＳトランジスタと、誘電体膜スタックとを備える半導体製品を提供する。誘電体膜スタックは、ＣＭＯＳトランジスタの上に形成され、かつ窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素濃度のＳｉ−Ｈ濃度を内部に有することを特徴とするＳｉＮ膜を含む。
　以上は、例示を意図しており、限定として提供されていない。本発明は、以上の全体的な記述および以下の詳細な記述と、添付の請求項において再度引用されているものとによって最適に理解される。
　本発明は、添付の図面と関連して読むとき、以下の詳細な記述から最適に理解される。一般的な通例に従って、図面のさまざまなフィーチャは、縮尺調整されておらず、さまざまなフィーチャの寸法とフィーチャの相対的な寸法および位置とは、明瞭化のために任意に拡大または縮小されている。同じ符号は、明細書および図面を通して同じフィーチャを表す。図面には、以下の図が含まれている。
　本発明は、シリコンリッチＳｉＮ（窒化ケイ素）膜を提供する。本発明は、比較的低い熱収支を含むことが有利であるさまざまなプロセスを使用してシリコンリッチＳｉＮ膜を形成するさまざまな方法をさらに提供する。主に、ＳｉＮ膜を形成するために使用する方法および原料気体のために、本発明のＳｉＮ膜を含めて、そのようなＳｉＮ膜は、膜内に複雑に拘束され、かつ膜の構成要素、すなわちケイ素および窒素と錯体形成した水素を含む。本発明の好ましい実施形態によれば、シリコンリッチＳｉＮ膜は、従来のＳｉＮ膜と比較して、Ｓｉ−Ｈ結合に結合している増大した水素の量と、Ｎ−Ｈ結合に結合している減少した水素の量とを含む。一実施形態では、ＳｉＮ膜により、より多くの割合の水素が、窒素よりケイ素と結合する。Ｓｉ−Ｈ結合は、Ｎ−Ｈ結合より高い活性化エネルギーを含むので、解離して、窒化ケイ素膜から拡散し、その後の高温処理作業を実施するときに、ホウ素突抜けおよびホウ素ドープ・ポリ空乏化を可能にする水素の量を、より少なくすることができる。
　本発明は、ＳｉＮ膜のケイ素に結合した水素の量が増大しているシリコンリッチＳｉＮ膜を形成する膜形成プロセス、すなわち急速化学蒸着法（ＲＴＣＶＤ），炉堆積とも呼ばれる低圧化学蒸着法（ＬＰＣＶＤ），一般にプラズマ堆積とも呼ばれるプラズマ改良化学蒸着（ＰＥＣＶＤ）を提供する。表１に示した以下の膜形成プロセスは、本発明の例示および説明を意図しており、限定ではない。各場合において、特定の処理パラメータは、応用例に応じて変更することが可能である。具体的には、形成されたシリコンリッチＳｉＮ膜におけるケイ素の割合を最適化するように、原料気体フローの相対量を変更することが可能であり、また、所望の熱収支を維持するように、温度を変更することが可能である。
Figure 2004128500
　上記のパラメータは、比較的低い熱収支でシリコンリッチＳｉＮ膜を形成するために使用することが可能であるさまざまなプロセスの例示を意図している。ＲＴＣＶＤプロセスは熱収支が低いので、特に有利であることがわかる。比較すると、７５０℃の温度を１分間使用するＲＴＣＶＤプロセスは、８００℃の温度に１時間ある炉において通常形成される窒化ケイ素膜を形成することが可能である。Ｎ−Ｈ結合濃度が低減されている（すなわちホウ素拡散がより少ない）そのようなシリコンリッチ窒化ケイ素膜の上述した利点は、その後の高温処理作業および窒化ケイ素膜形成プロセス自体など、ホウ素が存在する状態で実施されるさまざまな高温処理作業中に達成される。多くの場合において、ホウ素は、窒化ケイ素膜が形成されているときに存在する可能性があり、ＳｉＮ膜形成プロセスの熱収支が低減されていることにより、そのようなプロセス中のホウ素拡散が制限されることが有利である。本発明のプロセスのさまざまな処理パラメータは、形成された膜が比較的シリコンリッチであり、かつ水素の大半が、窒素ではなくケイ素と結合するように、変更および最適化することが可能である。膜のＳｉ−Ｈ結合およびＮ−Ｈ結合のおよその濃度は、一例示的な実施形態では、一般に１ｅ２１／ｃｍ３から１ｅ２２／ｃｍ３の大きさとすることが可能である。他の例示的な実施形態では、Ｓｉ−Ｈ結合の濃度は、１ｅ２０〜５ｅ２０／ｃｍ３の範囲内であり、Ｎ−Ｈ結合の濃度は、５ｅ１９〜８ｅ１９／ｃｍ３の範囲内とすることが可能である。他の例示的な実施形態によれば、Ｓｉ−Ｈ結合とＮ−Ｈ結合の相対量は、ほぼ同じとすることが可能である。一例示的な実施形態では、ＳｉＮ膜は、ケイ素−水素結合のＳｉ−Ｈ濃度が、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であることを特徴とすることが可能である。他の例示的な実施形態では、膜は、窒素−水素結合のＮ−Ｈ濃度の５〜１０倍であるケイ素−水素結合のＳｉ−Ｈ濃度を含むように形成することが可能である。
　本発明の低熱収支シリコンリッチＳｉＮ膜は、半導体製造に使用されるさまざまな技術に適用される。本発明のシリコンリッチＳｉＮ膜の例示的な応用例には、ＭＯＳトランジスタ・スペーサ、バイポーラ・トランジスタ用のエミッタベース・スペーサ、ＢｉＣＭＯＳ処理に使用されるベース窒素膜、およびＥＳＲＡＭ（改良／埋込みＳＲＡＭ）技術など、低減されたフィーチャのサイズとアグレッシブ設計規則とを有する高度に統合された技術において使用する複合膜スタックの一部として、などがある。本発明のシリコンリッチ窒化ケイ素膜は、集積回路装置のさまざまなフィーチャを形成するために使用されるマスキング膜など、さまざまな他の応用例に使用することが可能である。本発明のシリコンリッチ窒化ケイ素膜は、装置にくまなく形成され、かつその後高温処理作業を受けるブランケット膜として使用されることが有利であることも判明している。窒化ケイ素膜の機能（永続的なマスキング膜）に関係なく、Ｎ−Ｈ結合：Ｓ−Ｈ結合の比が低減されていることにより、ホウ素突抜けと、ホウ素ドープ・ポリ空乏化と、他のそのような望ましくない装置作用とが低減されると考えられる。
　一例示的な実施形態では、本発明の低熱収支シリコンリッチ窒化ケイ素膜は、ＭＯＳＦＥＴトランジスタのスペーサを形成するために使用される。例示的な半導体ＭＯＳトランジスタを図１に示す。ＣＭＯＳトランジスタ２は、ゲート４と、ゲート誘電体６と、チャネル１２とを含む。ＣＭＯＳトランジスタ２は、ゲート４を含むＰＭＯＳトランジスタとすることが可能である。例示的な実施形態では、ゲート４に、ｐタイプのドーパントをドープすることが可能である。ＣＭＯＳトランジスタ２は、ｐチャネル１２を含むＰＭＯＳトランジスタと見なすことが可能であり、したがって、タブ領域１４は、基板１６に形成されたｎドープ・タブとすることが可能である。ゲート４は、ホウ素がドープされているポリシリコンで形成された「ｐ＋」ゲートとすることが可能である。「ｐ＋」によって、比較的高いｐタイプ・ドーパント濃度が使用されていることを意味する。一例示的な実施形態では、ドーピング濃度は、１ｅ１９原子／ｃｍ３以上とすることが可能である。他の半導体ゲート材料およびドーパント濃度を他の例示的な実施形態において使用することが可能である。
　スペーサ８が、ゲート４およびゲート酸化物６からなるゲート構造２０に隣接して形成される。本発明の低熱収支シリコンリッチ窒化ケイ素膜の有利な応用例は、スペーサ８として使用したとき、ホウ素拡散がより少ないことである。スペーサ８は、ソース／ドレイン領域１０の位置決めを補助する。スペーサ８は、従来の堆積／エッチバック法を使用して形成することが可能である。ソース／ドレイン領域１０は、埋込みプロセスによって形成することが可能であり、スペーサ８により、ソース／ドレイン領域１０がゲート２０の下に延びるのが防止される。ソース／ドレイン領域１０を形成した後、この領域を通常１０００℃〜１１００℃の範囲の高温で焼きなましする。そのような高温作業中、ゲート４などの周辺に存在するホウ素は、ホウ素が、ゲート酸化物６およびチャネル１２を突抜けするように拡散して、装置の性能に悪影響を与える、または装置を破壊する可能性がある。ゲート酸化物６にホウ素が存在することにより、ＣＭＯＳ（ＰＭＯＳ）トランジスタ２の閾値電圧Ｖｔが低減される。ＰＭＯＳトランジスタ２が所望の２５０ミリボルトのＶｔを含むように形成される例示的な実施形態では、従来の窒化物膜をスペーサとして使用して形成されたトランジスタが、ホウ素拡散により、２２１ミリボルトの実際のＶｔを有していたのに対し、本発明の低熱収支シリコンリッチ窒化ケイ素で形成されたスペーサを使用して形成された例示的なＰＭＯＳトランジスタ２は、２４７ミリボルトのＶｔを有していたことが判明した。そのようなＶｔシフトの減少は、例示のみを意図しており、スペーサ８として使用された窒化ケイ素膜におけるＮ−Ｈ結合濃度の減少と関連して、Ｖｔシフトが減少していることがわかることを示す。本発明では、Ｖｔシフトの減少は、本発明のシリコンリッチ窒化ケイ素膜によるものであり、本発明は、さまざまな他の例示的なＰＭＯＳトランジスタによるＶｔシフトの他の減少を達成することが可能である。
　本発明の低熱収支シリコンリッチ窒化ケイ素膜は、低減されたトランジスタ間隔を含むように製造される改良ＳＲＡＭまたは埋込みＳＲＡＭなどのＳＲＡＭセルにも適用される。アグレッシブ設計規則の結果としてトランジスタの間隔がより密であるので、窒化ケイ素膜は、図２に示したようなＳＲＡＭセルにおいてしばしば使用される。ＣＭＯＳトランジスタの実施形態と同様に、窒化ケイ素膜は、ｐタイプ・ドーパントとしてホウ素を含む可能性があるトランジスタ・ゲートに近接し、かつゲート酸化物およびチャネルに近接して位置し、したがって、図１のＣＭＯＳトランジスタに関して議論した場合と同じ有利なＶｔ安定性を提供する。
　図２を参照すると、ＳＲＡＭセル３０は、トランジスタ３２を含み、各トランジスタは、ゲート３４およびゲート誘電体３６を含む。近接して形成されたトランジスタ３２は、共通のソース／ドレイン４０を共有することが可能であり、かつさまざまな例示的な実施形態において、０．２ミクロン以下の間隔によって分離することが可能である。窒化ケイ素膜は、不良位置合わせによる短絡を防止するために、膜４２、４４、および４６など誘電体スタックの一部として使用することが有利である。不良位置合わせは、接触５０などの接触をトランジスタ３２の至近近傍５４に形成するのを可能にする密な設計規則のために、より起こり易くなる。例示的な実施形態では、ＳＲＡＭ設計規則により、トランジスタ３２と、開口５０などの近傍開口との間隔を８０ナノメートルにすることが可能になる。したがって、わずかな位置合わせ不良が、開口５２などの開口の位置をもたらす可能性があることを理解することができる。
　誘電体膜スタックは、下方膜４２と、１００オングストロームの厚さを有するＴＥＯＳ酸化膜と、２００〜１０００オングストロームの範囲の厚さを有する窒化ケイ素膜４４と、約１０，０００オングストローム程度の厚さを有する上方堆積酸化膜４６とを含むことが可能である。この膜スタックは、単に例示であり、他の厚さを含んでいる他のスタックを使用することも可能である。窒化ケイ素膜４４が好ましいが、その理由は、窒化ケイ素膜がトランジスタのステップ上に延びる場合、膜のおよその厚さ６０より厚い垂直の厚さ６２を有する部分５６を含むからである。このようにして、接触５２などの接触が不良位置合わせされて、少なくとも部分的にトランジスタ３２の上に延びる場合、３段階エッチ・プロセス（酸化物エッチ／窒素エッチ／ＴＥＯＳ酸化物エッチ）は、すべての誘電体膜を除去しないことになる。すべての誘電体膜を除去すると、例示的な位置合わせ不良開口５２を充填した導電材料が、ソース／ドレイン領域４０をゲート３４に近付けることになり、望ましくない。下方膜垂直厚さ６２の増大のために、部分５６は完全には除去されず、４２の下層部分も除去されない。したがって、窒化ケイ素膜４４は、密に実装されたＳＲＡＭセル内でのこの応用例では特に有用であり、トランジスタにおいて、ホウ素ドープ・ポリ空乏化の低減およびホウ素突抜けの低減と、対応するＶｔシフトの減少の利点を提供する。窒化ケイ素膜４４は、上述した、本発明のシリコンリッチ低熱収支窒化ケイ素膜であることが有利である。
　窒化ケイ素膜４４は、堆積時間が１〜２分で６５０℃のＲＴＣＶＤプロセスなどの低熱収支プロセスと、上記で議論したシリコンリッチ窒化ケイ素膜を生成し、かつ好ましくは低いＮ−Ｈ：Ｓｉ−Ｈ比を保証する適切なソース／気体比とを使用して形成されることが好ましい。６００℃以上の高温における追加の処理作業を、その後、ＳＲＡＭセル３０の形成に使用することが可能であり、そのような高温作業中に、望ましくないホウ素拡散が抑制される。
　本発明のシリコンリッチ窒化ケイ素膜は、そのような窒化ケイ素膜の複数層を使用するＢｉＣＭＯＳプロセス・フローにも適用される。第１窒化ケイ素層は、バイポーラ・トランジスタのエミッタとベース・ポリ層の間にある誘電体の一部として一般に使用される。第２窒化物層および第３窒化物層は、バイポーラ・ウィンドウのエミッタ・ウィンドウの内側にスペーサを形成するように、堆積およびエッチングすることが可能である。利用可能な水素の量が少ないことは、第１窒化物層では特に有利であるが、その理由は、第１窒化物層は、バイポーラ・プロセスの大半中、ＣＭＯＳ領域の上に存在し続けるからである。そうでない場合、バイポーラ・プロセス中の熱サイクルにより、窒化物膜の過剰な水素が、ＢｉＣＭＯＳ構造のＣＭＯＳ領域に形成されたＰＭＯＳトランジスタのＣＭＯＳゲート・ポリの周辺で解離する可能性がある。次いで、ＰＭＯＳトランジスタのｐ＋ゲート・ポリにゲートをドープするために使用されたホウ素は、ゲート酸化物を通って拡散する（上記のホウ素突抜け）。この拡散の量は、ゲート・ポリの領域にある利用可能な水素の存在と共に変化する。ＣＭＯＳ領域を覆う窒化物層が、過度に多い利用可能な水素を含む場合、すなわちＳｉ−Ｈ結合と比較してＮ−Ｈ結合が多い場合、ホウ素突抜けが、従来のＰＭＯＳ装置では観測される。トランジスタ・ゲート内へのホウ素突抜けは、ＰＭＯＳトランジスタの電気的な性能に悪影響を与える。上記で議論したように、トランジスタの望ましくないＶｔシフトは、窒化ケイ素膜において結合していない水素または弱く結合した水素の量、すなわちＮ−Ｈ結合と関係がある。
　図３Ａ〜３Ｈは、例示的なＢｉＣＭＯＳプロセス順序を示す断面図である。ＢｉＣＭＯＳプロセス順序は、本発明の低熱収支シリコンリッチ窒化ケイ素膜が、バイポーラ・トランジスタ・ベースをエミッタから絶縁するスペーサとして、また、バイポーラ・トランジスタ・ベースをエミッタからさらに絶縁するブランケット膜であるベース窒化物膜として適用される様子を示し、かつ本発明の低熱収支シリコンリッチ窒化物膜が、バイポーラ・トランジスタの形成中に、ＣＭＯＳトランジスタの上に依然として存在することを示す。そのような形成は、本発明の窒化ケイ素膜が、ＣＭＯＳトランジスタ・ゲートからＣＭＯＳトランジスタ誘電体およびチャネルの中へホウ素が突抜けるのを抑制する高温プロセスを含む。
　図３Ａは、ある段階におけるＢｉＣＭＯＳプロセス・フローの例示的な断面図を示し、その段階後、ＮＭＯＳトランジスタ１０８およびＰＭＯＳトランジスタ１０９が、ＮＭＯＳ領域１０５およびＰＭＯＳ領域１０７の内部にそれぞれ形成された。ＰＭＯＳトランジスタ１０９は、ホウ素がドープされたｐ＋ポリシリコンで形成されることが有利であるゲート構造を含むが、他のゲート材料を他の例示的な実施形態において使用することが可能である。処理のこの段階では、バイポーラ・トランジスタは、まだＮＰＮ領域１０３に形成されていない。例示的な堆積酸化物１１５が、ＣＭＯＳトランジスタの上で、かつＮＰＮ領域１０３の内部に形成された後、ベース・ポリシリコン膜１１１が形成され、ホウ素などのｐタイプ・ドーパント不純物が膜に導入される。ベース窒化ケイ素膜１１３が、構造の上に形成され、追加の堆積酸化物１１４および１１６を有して形成することが可能である。ベース窒化ケイ素膜１１３は、上述した低熱収支シリコンリッチ窒化ケイ素膜であり、そのような膜は、ＮＰＮ領域１０３の内部にあるベース・ポリシリコン膜１１１の上と、ＮＭＯＳ領域１０５およびＰＭＯＳ領域１０７の上とに延びることがわかる。次いで、感光膜１１７が形成され、バイポーラ・トランジスタの作成を開始するように、パターン化される。
　ここで図３Ｂを参照すると、堆積酸化物層１１５を暴露し、かつ開口１２０を形成するように、エッチ・プロセスが実施される。開口１２０は、側壁１２１を含み、ベース・ポリシリコン膜１１１を通過して延びる。図３Ｃは、開口１２０内において側壁１２１に沿って形成された窒化ケイ素スペーサ１２３を示す。窒化ケイ素スペーサ１２３は、本発明による低熱収支シリコンリッチ窒化ケイ素膜とすることが可能であり、かつ従来の技術を使用して形成することが可能である。図３Ｄは、ベース・ポリシリコン膜１１１の下に延びるように形成された開口１２５を示す。ベース窒化ケイ素膜１１３は、選択的なエッチング・プロセスを含む可能性がある図３Ｄに示した例示的な処理作業においてマスキング膜としてさらに役立つ。次いで、選択的なエピタキシャル成長プロセスを使用して、図３Ｅに示したＳｉＧｅベース１２７を形成する。この成長プロセスは、７００〜９００℃の範囲内などの高温で実施することが可能である。一例示的な実施形態では、ＳｉＧｅエピタキシャル・ベース形成プロセスは、８００℃で約２０分間実施される可能性がある。この高温作業中、ベース窒化ケイ素膜１１３においてＮ−Ｈ結合した水素の量が低減されていることにより、この高温での例示的な処理作業中、ＰＭＯＳトランジスタ１０９の内部におけるホウ素突抜けおよびＶｔシフトが抑制される。
　図３Ｆは、やはり開口１２０の内部に形成され、かつ側壁１２１に全体的に沿った第２窒化ケイ素スペーサ１３５を示す。各窒化ケイ素スペーサ１２３と第２窒化ケイ素スペーサ１３５の間には、平面セクション１２９を含むスペーサ酸化物膜１３１が挿入される。指摘すべきことは、窒化ケイ素スペーサ１２３と第２窒化ケイ素スペーサ１３５のそれぞれは、側壁１２１に沿って形成された複数のスペーサと見なすことが可能であり、または、開口１２０が円形開口であり、かつ側壁１２１が、開口の回りに完全に延びる場合では、窒化ケイ素スペーサ１２３と第２窒化ケイ素スペーサ１３５のそれぞれは、単一スペーサと見なすことが可能であるということである。スペーサを形成する従来の技術を、各場合に使用することが可能である。図３Ｇは、ベース窒化ケイ素膜１１３の上で、かつ開口１２０の内部に形成されたエミッタ・ポリシリコン膜１３７を示す。図３Ｈは、フォトリソグラフィ・プロセスを実施して、エミッタ・ポリシリコン膜１３７をパターン化した後の構造を示す。随意選択ハード・マスク１４３を含む標準的なフォトリソグラフィ・プロセスを使用することが可能である。図３Ｈは、エミッタ・ポリシリコン１３７が、上述した窒化ケイ素スペーサ１２３および１３５によって、ベース・ポリシリコン膜１１１から絶縁されていることを示す。エミッタ・ポリシリコン膜１３７は、本発明のベース窒化ケイ素膜１１３によってベース・ポリシリコン膜１１１から絶縁されている張出し部分１４１をも含む。
　要約すると、ベース窒化ケイ素膜１１３は、本発明による低減されたＮ−Ｈ結合の濃度を含み、ＣＭＯＳ領域、具体的にはＰＭＯＳトランジスタ１０９におけるホウ素拡散を抑制する。例示的な実施形態では、ベース窒化ケイ素膜１１３は、８００℃で１時間の通常の炉窒化物と比較して、７５０℃で１分のＲＴＣＶＤプロセスなどの低熱収支を使用して形成され、ホウ素拡散がこの低熱収支膜形成作業中に抑制されるので、利点が達成される。窒化ケイ素スペーサ１２３および第２窒化ケイ素スペーサ１３５を形成するために使用された膜もまた、同様の低熱収支プロセスを使用して形成されたとき、ホウ素拡散はさらに抑制される。バイポーラ・トランジスタでは、低熱収支形成と低減されたＮ−Ｈ結合濃度を組み合わせることにより、ベース・ポリシリコン１１１からのホウ素拡散が抑制され、ホウ素ドープ・ポリ空乏化など、ホウ素拡散に関連する問題が軽減される。
　高温における例示的なＳｉＧｅエピタキシャル形成プロセスは、ホウ素ドープＰＭＯＳゲートおよびベース・ポリシリコン膜１１１を形成して、ホウ素をドープした後、バイポーラ・トランジスタを形成するために使用するその後の処理作業の例示を意図している。さまざまな例示的な実施形態によれば、６００℃を超える高温でのさまざまな他のプロセス作業を、バイポーラ・トランジスタの形成中に使用することが可能である。
　図３Ａ〜３Ｈに示したフィーチャの特定の構造と見かけの相対的な寸法および位置と、装置のフィーチャに使用する材料と、処理作業の順序とは、例示のみを意図しており、さまざまな他の構成を、本発明のシリコンリッチ低熱収支ＳｉＮ膜がＢｉＣＭＯＳ処理順序において使用される他の例示的なＢｉＣＭＯＳ実施形態において使用することが可能である。
　高温での結果であり、かつ本発明の低熱収支シリコンリッチ窒化ケイ素膜によって制限されるホウ素突抜けについて、一般的に記述してきたが、膜形成において、水素がケイ素と優先的に結合すること、より低い熱収支とにより、やはりホウ素ドープ空乏化が低減され、この現象は、ポリシリコンなどの半導体膜におけるホウ素の効果的なドーピング濃度を望ましくなく低下させることを理解されたい。
　以上は、単に本発明の原理を示す。したがって、当業者なら、本明細書において明瞭には記述または示していないが、本発明の原理を実現し、かつその範囲および精神に含まれるさまざまな構成を考案することができることが理解されるであろう。本明細書において列挙したすべての例および条件言語は、本発明の原理を理解することを補助する例示であり、本発明の範囲を限定するものではないと解釈されるべきである。さらに、本発明の原理、態様、および実施形態を列挙した本明細書のすべての記述と、ならびにその特有の例とは、その構造的および機能的等価物の両方を包含することを意図している。さらに、そのような等価物は、現在既知の等価物と、将来開発される等価物、すなわち、構造に関係なく、同じ機能を実施するあらゆる開発要素との両方を含むことを意図している。したがって、本発明の範囲は、添付の請求項によってのみ限定される。
本発明のＳｉＮスペーサを示す断面図である。 ＳＲＡＭセル内に形成された本発明のＳｉＮ膜を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。 本発明のＳｉＮ膜を使用する例示的なＢｉＣＯＭＳプロセス順序を示す断面図である。

Claims (23)

  1. 　窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を有することを特徴とするＳｉＮ材料を含む半導体製品。
  2. 　半導体製品が、ポリシリコン・ゲートを含むゲート構造と、前記ゲート構造に隣接して形成された窒化ケイ素スペーサとを有する半導体ＭＯＳトランジスタを備え、前記窒化ケイ素スペーサが、窒素−ケイ素結合のＮ−Ｈ濃度の少なくとも１．５倍である窒素−水素結合のＳｉ−Ｈ濃度を有することを特徴とする前記ＳｉＮ材料で形成される、請求項１に記載の半導体製品。
  3. 　前記ポリシリコン・ゲートが、内部にドーパント不純物としてホウ素を含む、請求項２に記載の半導体製品。
  4. 　前記ポリシリコン・ゲートが、少なくとも１ｅ１９原子／ｃｍ３であるホウ素ドーパント不純物濃度を含む、請求項２に記載の半導体製品。
  5. 　前記Ｓｉ−Ｈ濃度が、１ｅ２０〜５ｅ２０原子／ｃｍ３の範囲内にあり、前記Ｎ−Ｈ濃度が、５ｅ１９〜８ｅ１９原子／ｃｍ３の範囲内にある、請求項２に記載の半導体製品。
  6. 　ベースと、エミッタと、前記ベースを前記エミッタから絶縁するＳｉＮ材料とを備えるバイポーラ・トランジスタであって、前記ＳｉＮ材料が、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍である窒素−水素結合のＳｉ−Ｈ濃度を内部に有することを特徴とする、バイポーラ・トランジスタ。
  7. 　前記ベースが、ホウ素ドープ・ポリシリコン・セクションとＳｉＧｅセクションとで形成され、前記エミッタが、ポリシリコン材料で形成される、請求項６に記載のバイポーラ・トランジスタ。
  8. 　前記ベースが、開口を内部に有するホウ素ドープ・ポリシリコン膜を含み、前記開口が、側壁を含み、前記ＳｉＮ材料が、前記側壁に沿って形成された少なくとも１つの窒化ケイ素スペーサを備え、前記エミッタが、前記開口内において延びる半導体材料で形成され、かつ少なくとも前記少なくとも１つの窒化ケイ素スペーサによって前記ベースから絶縁される、請求項６に記載のバイポーラ・トランジスタ。
  9. 　前記エミッタが、前記ベースと重なるセクションを含むポリシリコン材料で形成され、前記ベースが、ホウ素ドープ・ポリシリコンで形成され、前記ＳｉＮ材料が、前記エミッタの前記セクションと前記ベースの間に垂直に挿入された窒化ケイ素膜を備える、請求項６に記載のバイポーラ・トランジスタ。
  10. 　前記ＳｉＮ材料が、１ｅ２０〜５ｅ２０原子／ｃｍ３の範囲内の前記ＳｉＨ濃度と、５ｅ１９〜８ｅ１９原子／ｃｍ３の範囲内の前記Ｎ−Ｈ濃度とを含む、請求項６に記載のバイポーラ・トランジスタ。
  11. 　前記バイポーラ・トランジスタが、集積回路の一部として基板の上に形成され、かつ前記集積回路の前記基板の上に形成された少なくとも１つのＭＯＳトランジスタをさらに備え、前記ＳｉＮ材料が、前記少なくとも１つのＭＯＳトランジスタの上に延びる膜を形成する、請求項６に記載のバイポーラ・トランジスタ。
  12. 　基板の上に形成されたＣＭＯＳトランジスタと、
    　前記ＣＭＯＳトランジスタの上に形成され、かつ窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍である窒素−水素結合のＳｉＨ濃度を内部に有することを特徴とするＳｉＮ膜を含む誘電体膜スタックであって、前記ＳｉＮ膜が前記ＳｉＮ膜の膜厚さより厚い前記ゲートに隣接する垂直寸法を含むように、共形であり、かつ前記ＣＭＯＳトランジスタのゲートの上に延びる誘電体膜スタックとを備える半導体製品。
  13. 　前記誘電体膜スタックが、１００００オングストローム程度の厚さを有する上方酸化物膜と、下方ＴＥＯＳ膜と、その間に挿入された前記ＳｉＮ膜とを含む、請求項１２に記載の半導体製品。
  14. 　前記誘電体膜スタックが、上方酸化物膜と、下方ＴＥＯＳ膜と、その間に挿入された前記ＳｉＮ膜とを含み、前記上方酸化物膜を通過して延び、かつ前記ＳｉＮ膜に接する接触開口をさらに備える、請求項１２に記載の半導体製品。
  15. 　ＢｉＣＭＯＳ処理技術を使用して、半導体装置を製造する方法であって、
    　少なくとも１つのＣＭＯＳトランジスタを基板の第１領域の上に提供すること、
    　ＳｉＮ膜を前記第１領域の前記少なくとも１つのＣＭＯＳトランジスタの上に形成し、前記ＳｉＮ膜が、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を内部に有することを特徴とすること、
    　バイポーラ・トランジスタを前記基板の第２領域において形成することを備える方法。
  16. 　ＳｉＮ膜を前記形成することが、７５０℃より高くない温度と、約１分の時間とを含むＲＴＣＶＤプロセスを備える、請求項１５に記載の方法。
  17. 　前記提供することが、ポリシリコン・ゲートを形成すること、前記ポリシリコン・ゲートにホウ素をドープすることを含む、請求項１５に記載の方法。
  18. 　前記ＳｉＮ膜が、１ｅ２０〜５ｅ２０原子／ｃｍ３の範囲内の前記Ｓｉ−Ｈ濃度と、５ｅ１９〜８ｅ１９原子／ｃｍ３の範囲内の前記Ｎ−Ｈ濃度とを含む、請求項１５に記載の方法。
  19. 　バイポーラ・トランジスタを前記形成することが、約８００℃の温度でＳｉＧｅ膜をエピタキシャルに形成することを含む、請求項１５に記載の方法。
  20. 　バイポーラ・トランジスタを前記形成することが、７５０℃を超えない温度で約１分間、ＲＴＣＶＤプロセスを使用して、少なくとも１つの他のＳｉＮ膜を形成することを含み、前記他のＳｉＮ膜が、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を内部に有する、請求項１５に記載の方法。
  21. 　ＳｉＮ膜を前記形成することが、前記ＳｉＮ膜を前記第２領域に形成すること、前記バイポーラ・トランジスタを形成するために、前記第２領域の前記ＳｉＮ膜を使用することを含む、請求項１５に記載の方法。
  22. 　バイポーラ・トランジスタを前記形成することが、ホウ素ドープ・ポリシリコンのベース層を形成すること、ＳｉＧｅのベース部分を形成すること、前記ＳｉＮ膜を前記ベース層の上に形成すること、エミッタ層を前記ＳｉＮ膜の上に形成することを含む、請求項１５に記載の方法。
  23. 　バイポーラ・トランジスタを前記形成することが、前記エミッタ層を前記形成することの前に、前記ＳｉＮ膜および前記ベース層を通過して延び、側壁を含む開口を形成すること、前記側壁に沿って少なくとも１つの窒化ケイ素スペーサを形成することをさらに備え、前記少なくとも１つの窒化ケイ素スペーサが、窒素−水素結合のＮ−Ｈ濃度の少なくとも１．５倍であるケイ素−水素結合のＳｉ−Ｈ濃度を内部に有することを特徴とする、請求項２２に記載の方法。
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