JP2009059758A

JP2009059758A - 半導体装置及びその製造方法

Info

Publication number: JP2009059758A
Application number: JP2007223706A
Authority: JP
Inventors: Tomohiro Saito; 藤友博齋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2009-03-19

Abstract

【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板１００表面部にチャネル領域１０１を挟むように形成された拡散層１０２と、チャネル領域１０１上に形成されたゲート絶縁膜１０３を有し、Ｎ型ＭＯＳＦＥＴのゲート電極１０４は第１のニッケルシリサイド層１０４ａ及び第１のニッケルシリサイド層１０４ａ上に形成され第１のニッケルシリサイド層１０４ａよりニッケル含有率が高い第２のニッケルシリサイド層１０４ｂからなり、Ｐ型ＭＯＳＦＥＴのゲート電極１０４は第２のニッケルシリサイド層１０４ｂよりニッケル含有率が高い第３のニッケルシリサイド層からなる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関するものである。

半導体装置の微細化に伴い、ゲート電極にゲート空乏層のないメタル電極が採用されている。メタル電極の形成方法には、例えばゲート電極を完全にシリサイド化することでメタル電極を形成する、いわゆるフルシリサイド（ＦＵＳＩ）プロセスがある。

ゲート絶縁膜にシリコン熱酸化膜よりリーク特性の良い高誘電体膜を用いると、いわゆるフェルミレベルピンニング現象により、トランジスタの閾値電圧が一意に定まる。Ｎｉシリサイド電極と高誘電体膜の組み合わせでは、Ｎｉシリサイドの組成により閾値電圧を制御することができ（相制御Ｎｉフルシリサイド電極）、Ｎ型ＭＯＳＦＥＴには仕事関数の小さいＮｉＳｉ_２を、Ｐ型ＭＯＳＦＥＴには仕事関数の大きいＮｉ_３Ｓｉを適用することが好適である。

Ｎｉフルシリサイド電極は以下のような形成方法が知られている。まず既知の方法で埋め込み型素子分離領域（ＳＴＩ）を形成する。次に、ゲート絶縁膜としてＨｆＳｉＯＮ膜を堆積法で形成した後、ポリシリコン、シリコン窒化膜キャップ（ＳｉＮ−Ｃａｐ）からなるシリコン電極を形成する。続いてエクステンション領域、酸化膜ライナー／ＳｉＮからなるゲート側壁を形成し、ソース・ドレイン拡散層を形成する。ソースドレインシリサイド（サリサイド）を形成した後にシリコン窒化膜、シリコン酸化膜を層間膜として堆積し、ＣＭＰ等で平坦化する。

その後、Ｐ型ＭＯＳＦＥＴ側のＳｉＮ−Ｃａｐ、層間膜をエッチングしてポリシリコンゲート電極上面を露出する。Ｎｉ膜の成膜と熱工程によりゲート電極をフルシリサイド化する。次に、Ｎ型ＭＯＳＦＥＴ側のポリシリコンゲート電極上面を露出させる。そして、Ｎｉ膜の成膜と熱工程によりゲート電極をフルシリサイド化し、ＮｉＳｉ_２を形成する。

ここでＮｉＳｉ_２の形成には５００℃以上の高温が必要であるため、既に形成したソースドレインシリサイドがアグロメレーション（凝集）するという問題がある。また、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとで別々にフルシリサイド電極を形成するため、工程数が多くコストがかかるという問題もある。

また、相制御Ｎｉフルシリサイド電極の製造方法として以下のようなものも知られている。まず、シリコン基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にタングステンシリサイド層を堆積し、タングステンシリサイド層上にポリシリコン膜を形成する。次にゲート電極パターンに加工し、エクステンション領域及びソース・ドレイン領域の形成を行う。次に、ゲート電極パターン上に第１のニッケル膜を形成し、第１のニッケル膜上のＮ型ＭＯＳＦＥＴ領域にのみニッケル拡散を防止するＴｉＮ膜を形成し、さらに第２のニッケル膜を形成する。続いて熱処理を行い、ゲート電極をシリサイド化する。Ｐ型ＭＯＳＦＥＴ領域では第１及び第２のニッケル膜が反応し、Ｎ型ＭＯＳＦＥＴ領域では第１のニッケル膜が反応するため、Ｐ型ＭＯＳＦＥＴ領域とＮ型ＭＯＳＦＥＴ領域とで異なる組成のフルシリサイド電極を形成できる（例えば特許文献１参照）。

しかし、この方法でＮ型ＭＯＳＦＥＴ領域にＮｉＳｉ_２を形成した場合、ゲート抵抗が大きくなるという問題がある。また、シリサイド化に用いるニッケル膜を２回に分けて堆積するため、工程数が増えるという問題がある。
特開２００７−８０９５５号公報

本発明はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様による半導体装置は、半導体基板表面部の第１の領域に第１のチャネル領域を挟むように形成された第１の拡散層と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のニッケルシリサイド層及び前記第１のニッケルシリサイド層上に形成され前記第１のニッケルシリサイド層よりニッケル含有率が高い第２のニッケルシリサイド層を含む第１のゲート電極と、を有するＮ型ＭＯＳＦＥＴと、前記半導体基板表面部の第２の領域に第２のチャネル領域を挟むように形成された第２の拡散層と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され前記第２のニッケルシリサイド層よりニッケル含有率が高い第３のニッケルシリサイド層からなる第２のゲート電極と、を有するＰ型ＭＯＳＦＥＴと、を備えるものである。

本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１のポリシリコン膜を形成し、前記第１のポリシリコン膜の表面部に反応制御層を形成し、前記反応制御層上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜、前記反応制御層、前記第１のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、前記ソース・ドレイン拡散層領域を覆い、前記第２のポリシリコン膜上面が露出するように層間絶縁膜を形成し、所定領域における前記第２のポリシリコン膜及び前記反応制御層を除去して前記第１のポリシリコン膜上面を露出し、前記所定領域における前記第１のポリシリコン膜及び前記所定領域以外における前記第２のポリシリコン膜上にニッケル膜を形成し、熱処理を行って前記第１及び第２のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成するものである。

本発明によれば、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる。

以下、本発明の実施の形態を図面に基づいて説明する。

図１に本発明の実施形態に係る半導体装置の概略構成を示す。シリコン基板１００の表面部にチャネル領域１０１を挟むようにソース・ドレイン領域となる拡散層１０２が形成される。拡散層１０２は浅い拡散層（エクステンション領域）１０２ａ、深い拡散層１０２ｂ、深い拡散層１０２ｂ表面に形成されたニッケルシリサイド膜１０２ｃを有する。

チャネル領域１０１上にはハフニウムを含むゲート絶縁膜１０３が形成される。ゲート絶縁膜１０３上にはゲート電極１０４が形成される。

ゲート電極１０４の側壁にはシリコン窒化膜１０５ａ、シリコン酸化膜１０５ｂ、シリコン窒化膜１０５ｃからなるゲート側壁膜１０５が形成されている。拡散層１０２、ゲート側壁膜１０５を覆うように層間絶縁膜１０６が形成されている。

さらに、層間絶縁膜１０６を貫通し、拡散層１０２、ゲート電極１０４に電気的に接続されるコンタクト（図示せず）が形成されている。

Ｎ型ＭＯＳＦＥＴ領域、Ｐ型ＭＯＳＦＥＴ領域はそれぞれシリコン基板１００表面部に形成されたＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１０７に囲まれている。

Ｎ型ＭＯＳＦＥＴ領域では浅い拡散層１０２ａはヒ素をドーパントとして含み、深い拡散層１０２ｂはリンをドーパントとして含む。また、ゲート電極１０４は下層１０４ａがＮｉＳｉ_２、上層１０４ｂがＮｉＳｉの組成を有するニッケルフルシリサイド電極である。

Ｐ型ＭＯＳＦＥＴ領域では浅い拡散層１０２ａ、深い拡散層１０２ｂは共にドーパントとしてボロンを含む。また、ゲート電極１０４はＮｉ_３Ｓｉの組成を有するニッケルフルシリサイド電極である。

このように、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート絶縁膜に接する部分（下層）に仕事関数の小さいＮｉＳｉ_２を、Ｐ型ＭＯＳＦＥＴのゲート電極に仕事関数の大きいＮｉ_３Ｓｉを適用しているため、フェルミレベルピンニング現象による閾値制御の問題を解決することができる。また、Ｎ型ＭＯＳＦＥＴのゲート電極の上層をＮｉＳｉ_２より抵抗の小さいＮｉＳｉにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。

次にこのような半導体装置の製造方法を図２〜図１５に示す工程断面図を用いて説明する。

図２に示すように、シリコン基板２０１上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積する（共に図示せず）。そしてレジストによるパターン転写法を用いてシリコン窒化膜、バッファ膜を除去し、シリコン基板２０１を所定の深さまでエッチングする。レジストを除去した後、全面にシリコン酸化膜を堆積し、ＣＭＰ（化学的機械研磨）で平坦化する。シリコン窒化膜を除去し、素子分離領域２０２を形成する。

図３に示すように、シリコン基板２０１上に例えばハフニウムシリケート膜３０１を堆積法により形成する。続いてハフニウムシリケート膜３０１上にポリシリコン膜３０２を形成する。

図４に示すように、ポリシリコン膜３０２の表面を希フッ酸処理により清浄化した後、コリンとＨ_２Ｏ_２の混合液で表面を処理して反応制御層４０１を形成する。コリンとＨ_２Ｏ_２の混合比は例えば１：２である。

図５に示すように、反応制御層４０１上にポリシリコン膜５０１を形成する。ポリシリコン膜３０２、５０１の膜厚比については後述する。

図６に示すように、ポリシリコン膜５０１上にキャップ材としてシリコン窒化膜６０１を形成する。

図７に示すように、レジスト（図示せず）によるパターニング及びＲＩＥ等の異方性エッチングによるシリコン窒化膜６０１、ポリシリコン膜５０１、反応制御層４０１、ポリシリコン膜３０２、ハフニウムシリケート膜３０１の除去により、ゲートパターン７０１を形成する。

図８に示すように、ゲートパターン７０１側部にシリコン窒化膜からなるオフセットスペーサ８０１を形成し、公知の方法でエクステンション領域８０２を形成する。例えばＮ型ＭＯＳＦＥＴ領域にはヒ素、Ｐ型ＭＯＳＦＥＴ領域にはボロンを注入して加熱処理を行う。

図９に示すように、ゲートパターン７０１（オフセットスペーサ８０１）側部にシリコン酸化膜（ライナー）９０１ａ、シリコン窒化膜９０１ｂからなる側壁膜９０１を形成し、公知の方法でソース・ドレイン領域９０２を形成する。例えばＮ型ＭＯＳＦＥＴ領域にはリン、Ｐ型ＭＯＳＦＥＴ領域にはボロンを注入して加熱処理を行う。イオン注入は図８に示す工程よりもドーズ量、加速電圧を大きくする。

さらに、ニッケル膜を堆積し、加熱処理を行い、ソース・ドレイン領域９０２表面部にニッケルシリサイド膜９０３を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。

図１０に示すようにシリコン窒化膜（ライナー）１００１を形成し、シリコン窒化膜１００１上にシリコン酸化膜からなる層間膜１００２を堆積する。そしてシリコン窒化膜６０１上面が露出するように層間膜１００２、シリコン窒化膜１００１をＣＭＰ等により平坦化する。

図１１に示すように、シリコン窒化膜６０１を異方性エッチングにより除去し、ポリシリコン膜５０１上面を露出する。このときエッチング条件によっては層間膜１００２も除去され得る。

図１２に示すように、Ｎ型ＭＯＳＦＥＴ領域上にレジスト１２０１を形成する。

図１３に示すように、Ｐ型ＭＯＳＦＥＴ領域のポリシリコン膜５０１及び反応制御層４０１を除去し、ポリシリコン膜３０２上面を露出させる。

図１４に示すように、レジスト１２０１を除去し、ポリシリコン膜５０１、３０２上面を清浄化する。清浄化は例えば希フッ酸による洗浄処理である。その後、ニッケル膜１４０１を堆積する。ニッケル膜１４０１の膜厚については後述する。

図１５に示すように、４００℃〜５００℃程度の加熱処理を行い、ニッケル膜１４０１とポリシリコン膜５０１、３０２を反応させ、ニッケルシリサイド１５０１を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。Ｎ型ＭＯＳＦＥＴ領域では反応制御層４０１により、上層１５０１ａと下層１５０１ｂで組成が異なる。

ここで、Ｐ型ＭＯＳＦＥＴ領域ではニッケルシリサイドにＮｉ_３Ｓｉを、Ｎ型ＭＯＳＦＥＴ領域では上層にＮｉＳｉ、下層にＮｉＳｉ_２を適用することが好適である。ポリシリコン膜の膜厚：ニッケル膜の膜厚＝１：１．６４とすることでＮｉ_３Ｓｉを容易に形成することができる。また、ポリシリコン膜の膜厚：ニッケル膜の膜厚＝１：０．５５とすることでＮｉＳｉを容易に形成することができる。

従って、ポリシリコン膜３０２の膜厚を１としたとき、堆積するニッケル膜１４０１の膜厚は１．６４とするのが好適である。

また、Ｎ型ＭＯＳＦＥＴ領域にはポリシリコン膜５０１及び３０２を合わせた膜厚のポリシリコン膜が存在し、これがＮｉＳｉとなるようなポリシリコン膜とニッケル膜１４０１の膜厚比にする。つまりポリシリコン膜５０１の膜厚をＴとすると、（Ｔ＋１）：１．６４＝１：０．５５となる。従って、ポリシリコン膜５０１の膜厚Ｔは１．９８（≒２．０）とするのが好適である。

Ｎ型ＭＯＳＦＥＴ領域ではＮｉＳｉの形成に好適なＮｉ膜厚となるが、反応制御層４０１があるため、下層のポリシリコン膜３０２は上層のポリシリコン膜５０１より反応するニッケル量が少なくなり、上層（ポリシリコン膜５０１）部分はＮｉＳｉが形成されるのに対し、下層（ポリシリコン膜３０２）部分にはＮｉＳｉ_２が形成される。

Ｎｉ_３ＳｉはＮｉＳｉ_ｘの最終組成であるため、ポリシリコン膜３０２の膜厚１に対し、ニッケル膜の膜厚を１．６４より大きくしても良い。この場合、ポリシリコン膜５０１の膜厚はニッケル膜の膜厚に応じて大きくなる。

その後、全面に層間膜としてシリコン酸化膜を堆積した後、レジストによるパターニング及び異方性エッチングによりコンタクトホールを形成する。形成されたコンタクトホールにＴｉ／ＴｉＮを形成し、タングステンを埋め込んでコンタクト電極を形成する。さらにアルミ配線又は銅配線を形成し、トランジスタを形成する（図示せず）。

このように、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート絶縁膜に接する部分に仕事関数の小さいＮｉＳｉ_２を、Ｐ型ＭＯＳＦＥＴのゲート電極に仕事関数の大きいＮｉ_３Ｓｉを適用し、フェルミレベルピンニング現象による閾値制御の問題を解決する半導体装置が得られる。また、この半導体装置は、Ｎ型ＭＯＳＦＥＴのゲート電極の上層をＮｉＳｉ_２より抵抗の小さいＮｉＳｉにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。

また、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのそれぞれのゲート電極に異なる組成のシリサイドを形成する場合に、高温の熱工程が必要ないので、ソース・ドレイン領域のシリサイド９０３の劣化を防止することができる。

また、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴを別々に形成する方法と比較して工程数を削減できるため、コストを削減できる。また、ゲート電極のシリサイド化に用いるニッケル膜の成膜は１回で済むため、製造コストを削減することができる。

上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば、ゲート絶縁膜はハフニウムシリケート膜でなく、シリコン熱酸化膜やその窒化処理した膜、又はハフニウム以外の元素を含む高誘電体膜を用いても良い。

また、ポリシリコン膜３０２、５０１に不純物を導入したい場合は、ポリシリコン膜３０２の形成直後又はシリコン窒化膜６０１の形成前に行う。

ポリシリコン膜３０２、５０１の厚さは一例であり、上記に限定されるものではない。

反応制御層４０１の形成方法も一例であり、上記に限定されるものではない。

上記実施形態ではＮ型ＭＯＳＦＥＴのゲート電極をＮｉＳｉ_２とＮｉＳｉの組成の組合せとしたが、Ｐ型ＭＯＳＦＥＴ側でも必要に応じて積層のシリサイド電極が形成され得る。

Ｎ型ＭＯＳＦＥＴのゲート電極はＮｉＳｉ_２とＮｉＳｉの組合せに限定されない。ゲート電極の上層を別の組成にしても良い。

また積層シリサイド部分が、必ずしもトランジスタのゲート電極としての役割をしなくても良い。

シリサイド形成方法については特に制限はない。たとえばシリサイドの熱工程は１回のアニールだけでなく、複数回のアニールに分けて行っても良い。この場合、ニッケルとシリコンの必要量は１ステップの場合と異なる場合がある。

ポリシリコンでなく、非結晶（アモルファス）シリコンを用いるようにしても良い。

上記実施形態による半導体装置の製造方法は平面型トランジスタを想定したプロセスであるがその他のデバイスに適用し得る。

コンタクト電極の形成プロセスはストレスライナーを組み合わせてトランジスタの性能向上を図ることができる。

ソース・ドレイン部分にＳｉＧｅを形成して応力をコントロールする場合もそれに準じた工程を加えることで形成できる。

層間絶縁膜（シリコン酸化膜）１００２の平坦化工程（図１０）ではゲートパターン上部のシリコン窒化膜６０１を露出させずにシリコン酸化膜１００２を僅かに残した状態でＣＭＰによるエッチングをストップさせ、その後ＲＩＥ等のエッチングでゲートパターンを露出させることもできる。

基板は通常のシリコン基板だけでなく、絶縁膜上にシリコン活性層を形成したＳＯＩ基板を用いることができる。基板の面方位も限定せず、シリコン基板を種にシリコンを成長させた基板でもよい。

通常の平面型トランジスタに加え、Ｆｉｎ型などのチャネル・ゲート電極部分が立体構造を持ったトランジスタ、すなわちシリコン基板でなく、シリコン基板を加工した表面や、多結晶シリコン表面にも適用できる。側壁構造も特に限定することはない。

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態による半導体装置の概略構成図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。同実施形態による半導体装置の製造方法を示す工程断面図である。

符号の説明

１００シリコン基板
１０１チャネル領域
１０２拡散層
１０３ゲート絶縁膜
１０４ゲート電極
１０５ゲート側壁膜
１０６層間絶縁膜
１０７素子分離領域

Claims

半導体基板表面部の第１の領域に第１のチャネル領域を挟むように形成された第１の拡散層と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のニッケルシリサイド層及び前記第１のニッケルシリサイド層上に形成され前記第１のニッケルシリサイド層よりニッケル含有率が高い第２のニッケルシリサイド層を含む第１のゲート電極と、を有するＮ型ＭＯＳＦＥＴと、
前記半導体基板表面部の第２の領域に第２のチャネル領域を挟むように形成された第２の拡散層と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され前記第２のニッケルシリサイド層よりニッケル含有率が高い第３のニッケルシリサイド層からなる第２のゲート電極と、を有するＰ型ＭＯＳＦＥＴと、
を備える半導体装置。
前記第１のニッケルシリサイド層はＮｉＳｉ_２、前記第２のニッケルシリサイド層はＮｉＳｉ_ｘ（１≦ｘ＜３）、前記第３のニッケルシリサイド層はＮｉ_３Ｓｉの組成を有することを特徴とする請求項１に記載の半導体装置。
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜の表面部に反応制御層を形成し、
前記反応制御層上に第２のポリシリコン膜を形成し、
前記第２のポリシリコン膜、前記反応制御層、前記第１のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、
前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、
前記ソース・ドレイン拡散層領域を覆い、前記第２のポリシリコン膜上面が露出するように層間絶縁膜を形成し、
所定領域における前記第２のポリシリコン膜及び前記反応制御層を除去して前記第１のポリシリコン膜上面を露出し、
前記所定領域における前記第１のポリシリコン膜及び前記所定領域以外における前記第２のポリシリコン膜上にニッケル膜を形成し、
熱処理を行って前記第１及び第２のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成する半導体装置の製造方法。
前記反応制御層は前記第１のポリシリコン膜の表面をコリン及び過酸化水素水の溶液で処理することにより形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第２のポリシリコン膜の膜厚は前記第１のポリシリコン膜の膜厚の１．９８倍以上であり、前記第１のポリシリコン膜上に形成される前記ニッケル膜の膜厚は前記第１のポリシリコン膜の膜厚の１．６４倍以上であることを特徴とする請求項３又は４に記載の半導体装置の製造方法。