JPS6357944B2 - - Google Patents
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- JPS6357944B2 JPS6357944B2 JP57223411A JP22341182A JPS6357944B2 JP S6357944 B2 JPS6357944 B2 JP S6357944B2 JP 57223411 A JP57223411 A JP 57223411A JP 22341182 A JP22341182 A JP 22341182A JP S6357944 B2 JPS6357944 B2 JP S6357944B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、フラツトデイスプレイパネルの各画
素の駆動等に用いる薄膜トランジスタの製造法に
関する。
素の駆動等に用いる薄膜トランジスタの製造法に
関する。
従来技術と問題点
アモルフアスシリコン（ａ−Si：Ｈ）使用の薄
膜トランジスタ（TFT）は第１図に示すように
ガラスなどからなる基板１０にニクロム（NiCr）
などからなるゲート電極１１を取付け、これらの
上にゲート絶縁膜１、ノンドープａ−Si：Ｈ層
２、ドープ（n+）ａ−Si：Ｈ層３、及び電極金属
材料一般にはアルミニウムを順次形成したのち該
アルミニウムをパターニングしてソースおよびド
レイン電極４，５を形成し、ついで同図ｂのよう
に電極４，５間の（チヤネル部の）ドープａ−
Si：Ｈ層３を除去してTFTとしていた。しかし
ながらこのTFTを液晶デイスプレイに使用する
ため配向膜６を被着すると、又はチヤネル部の保
護のためSiO2、Si3N4のような絶縁膜を６の位置
に形成すると、その膜形成時のダメージにより表
面に多くの新しい準位が形成され、このため例え
ば第２図の曲線ａのような特性のTFTが曲線ｂ
のような特性に劣下するという不都合がある。つ
まりこのトランジスタはチヤネル部が汚染されな
ければゲートに正電圧10V以上が加わつてオンと
なり、0V以下ではオフである（ドレイン電流ID
で１：1000程度の比が取れる）が、チヤネル部が
汚染されるとゲート電圧が−10VでもIDは殆んど
変らず、常時オンとなつてスイツチングしなくな
る。
膜トランジスタ（TFT）は第１図に示すように
ガラスなどからなる基板１０にニクロム（NiCr）
などからなるゲート電極１１を取付け、これらの
上にゲート絶縁膜１、ノンドープａ−Si：Ｈ層
２、ドープ（n+）ａ−Si：Ｈ層３、及び電極金属
材料一般にはアルミニウムを順次形成したのち該
アルミニウムをパターニングしてソースおよびド
レイン電極４，５を形成し、ついで同図ｂのよう
に電極４，５間の（チヤネル部の）ドープａ−
Si：Ｈ層３を除去してTFTとしていた。しかし
ながらこのTFTを液晶デイスプレイに使用する
ため配向膜６を被着すると、又はチヤネル部の保
護のためSiO2、Si3N4のような絶縁膜を６の位置
に形成すると、その膜形成時のダメージにより表
面に多くの新しい準位が形成され、このため例え
ば第２図の曲線ａのような特性のTFTが曲線ｂ
のような特性に劣下するという不都合がある。つ
まりこのトランジスタはチヤネル部が汚染されな
ければゲートに正電圧10V以上が加わつてオンと
なり、0V以下ではオフである（ドレイン電流ID
で１：1000程度の比が取れる）が、チヤネル部が
汚染されるとゲート電圧が−10VでもIDは殆んど
変らず、常時オンとなつてスイツチングしなくな
る。
このような不都合を除くため、第３図に示すよ
うにゲート絶縁膜１、ノンドープａ−Si：Ｈ層
２、に続いて保護用絶縁膜７を連続プロセスで形
成し、該保護用絶縁膜（SiO2）をパターニング
して図示のようにゲート電極１１上のａ−Si層２
つまりチヤネル部にのみ該絶縁膜を残し、かゝる
状態で（該パターニングに用いたレジスト膜を残
した状態でアルミニウムを蒸着し、リフトオフし
てソースドレイン電極８ａ，８ｂを作るという方
法が開発された。この方法によれば同じ成長装置
内で膜１，２，７が作られるので、膜２，７間に
不純物が入つて汚染されるようなことはない。
うにゲート絶縁膜１、ノンドープａ−Si：Ｈ層
２、に続いて保護用絶縁膜７を連続プロセスで形
成し、該保護用絶縁膜（SiO2）をパターニング
して図示のようにゲート電極１１上のａ−Si層２
つまりチヤネル部にのみ該絶縁膜を残し、かゝる
状態で（該パターニングに用いたレジスト膜を残
した状態でアルミニウムを蒸着し、リフトオフし
てソースドレイン電極８ａ，８ｂを作るという方
法が開発された。この方法によれば同じ成長装置
内で膜１，２，７が作られるので、膜２，７間に
不純物が入つて汚染されるようなことはない。
しかしながら、このTFTを液晶表示パネル作
製の一般的プロセス温度である300℃程度にさら
すと、電極部であるAl８がａ−Si：Ｈ２と相互
拡散を起こし、この部分がＰ型となるため自由正
孔による伝導が大きく現われて来る。この様子を
示したものが第４図の曲線ａ，ｂであり、熱処理
温度が150℃程度までは曲線ａのスイツチング特
性を保つが、それ以上に温度にさらすと曲線ｂの
ように自由正孔による伝導も現われて来る。この
現象はTFTのON／OFF電流比を大幅に低下さ
せるとともに、ゲート駆動電圧の設定値も大きく
制限してしまうという欠点がある。なお曲線ａは
ゲート電圧VGが下るとドレイン電流IDが減少する
のでこれは電流が電子により形成されていること
を示し、これに対して曲線ｂはゲート電圧が負に
増大するにつれて大になるのでこれは正孔アキユ
ミユレーシヨンを示している。
製の一般的プロセス温度である300℃程度にさら
すと、電極部であるAl８がａ−Si：Ｈ２と相互
拡散を起こし、この部分がＰ型となるため自由正
孔による伝導が大きく現われて来る。この様子を
示したものが第４図の曲線ａ，ｂであり、熱処理
温度が150℃程度までは曲線ａのスイツチング特
性を保つが、それ以上に温度にさらすと曲線ｂの
ように自由正孔による伝導も現われて来る。この
現象はTFTのON／OFF電流比を大幅に低下さ
せるとともに、ゲート駆動電圧の設定値も大きく
制限してしまうという欠点がある。なお曲線ａは
ゲート電圧VGが下るとドレイン電流IDが減少する
のでこれは電流が電子により形成されていること
を示し、これに対して曲線ｂはゲート電圧が負に
増大するにつれて大になるのでこれは正孔アキユ
ミユレーシヨンを示している。
このような欠点を除くためAl電極下にはドー
プした（n+にした）ａ−Si：Ｈ層を介在させるこ
とが考えられ、かゝるn+a−Si層の形成する方法
として第５図に示すようなものが考えられる。こ
の図の３がn+型ａ−Si：Ｈ層であり、ｉ型ａ−
Si：Ｈ層２とソース、ドレイン電極８ａ，８ｂと
のオーム接触を確実にする。しかしかゝる構造の
TFTを作るには保護絶縁膜７をパターニングし、
次いでドープトａ−Si３を成長させ、その上にア
ルミニウム８を蒸着し、これらのアルミニウム及
びａ−Siをチヤネル部で分離する（分離しないと
ソース、ドレインが短絡してしまう）ためのパタ
ーニングを行なう必要があり、後者のパターニン
グは保護絶縁膜７に位置合せして行なう（８，３
の分離のための開口は保護絶縁膜７より幅の狭い
ものとする）必要があり、素子の微小化、高密度
化が容易でない。デイスプレイパネルは見やすさ
の点では大きなものがよく、また繊細な表示も行
なうには素子が微小かつ多数であるのがよいか
ら、大面積、高密度が要求され、マスク合せに高
精度が要求されるとなるとそのマスク合せ作業は
甚だ困難なものになる。
プした（n+にした）ａ−Si：Ｈ層を介在させるこ
とが考えられ、かゝるn+a−Si層の形成する方法
として第５図に示すようなものが考えられる。こ
の図の３がn+型ａ−Si：Ｈ層であり、ｉ型ａ−
Si：Ｈ層２とソース、ドレイン電極８ａ，８ｂと
のオーム接触を確実にする。しかしかゝる構造の
TFTを作るには保護絶縁膜７をパターニングし、
次いでドープトａ−Si３を成長させ、その上にア
ルミニウム８を蒸着し、これらのアルミニウム及
びａ−Siをチヤネル部で分離する（分離しないと
ソース、ドレインが短絡してしまう）ためのパタ
ーニングを行なう必要があり、後者のパターニン
グは保護絶縁膜７に位置合せして行なう（８，３
の分離のための開口は保護絶縁膜７より幅の狭い
ものとする）必要があり、素子の微小化、高密度
化が容易でない。デイスプレイパネルは見やすさ
の点では大きなものがよく、また繊細な表示も行
なうには素子が微小かつ多数であるのがよいか
ら、大面積、高密度が要求され、マスク合せに高
精度が要求されるとなるとそのマスク合せ作業は
甚だ困難なものになる。
発明の目的
本発明はセルフアラインが可能になるようにし
て位置合せを不要とし、しかもオンオフ電流比の
高い薄膜トランジスタを製造する方法を提供しよ
うとするものである。
て位置合せを不要とし、しかもオンオフ電流比の
高い薄膜トランジスタを製造する方法を提供しよ
うとするものである。
発明の構成
本発明はフオトレジストの使用温度である100
〜150℃でリン（Ｐ）（またはボロンＢ）をドープ
したａ−Si：Ｈが被着形成でき、この層およびそ
の上部に被着形成する金属薄膜がリフトオフでき
ることおよびこのドープ層が200〜350℃程度の熱
処理により活性化することによつて一方のキヤリ
アのブロツク層になることを利用して、高い
ON／OFF電流比をもつた安定なTFTを製造可
能にした。即ち本発明は動作半導体層にアモルフ
アスシリコンを用い、該半導体層のチヤネル部表
面には保護膜を形成した薄膜トランジスタの製造
法において、ゲート絶縁膜、アモルフアスシリコ
ン半導体層、および保護膜を逐次プラズマCVD
法で、成長装置の真空を破らずに連続的に形成
し、該保護膜上にホトレジストを塗布し、かつパ
ターニングし、これをマスクとして該保護膜をエ
ツチングし、次いで不純物をドープしたアモルフ
アスシリコン層を100〜150℃で形成し、その上に
金属膜を被着し、リフトオフして該アモルフアス
シリコン層及び金属膜をパターニングし、然るの
ち200〜350℃で熱処理して該アモルフアスシリコ
ン層を活性化することを特徴とするが、次に実施
例を参照しながらこれを詳細に説明する。
〜150℃でリン（Ｐ）（またはボロンＢ）をドープ
したａ−Si：Ｈが被着形成でき、この層およびそ
の上部に被着形成する金属薄膜がリフトオフでき
ることおよびこのドープ層が200〜350℃程度の熱
処理により活性化することによつて一方のキヤリ
アのブロツク層になることを利用して、高い
ON／OFF電流比をもつた安定なTFTを製造可
能にした。即ち本発明は動作半導体層にアモルフ
アスシリコンを用い、該半導体層のチヤネル部表
面には保護膜を形成した薄膜トランジスタの製造
法において、ゲート絶縁膜、アモルフアスシリコ
ン半導体層、および保護膜を逐次プラズマCVD
法で、成長装置の真空を破らずに連続的に形成
し、該保護膜上にホトレジストを塗布し、かつパ
ターニングし、これをマスクとして該保護膜をエ
ツチングし、次いで不純物をドープしたアモルフ
アスシリコン層を100〜150℃で形成し、その上に
金属膜を被着し、リフトオフして該アモルフアス
シリコン層及び金属膜をパターニングし、然るの
ち200〜350℃で熱処理して該アモルフアスシリコ
ン層を活性化することを特徴とするが、次に実施
例を参照しながらこれを詳細に説明する。
第６図は本発明による薄膜トランジスタの製造
工程を示す。同図ａに示すようにガラス基板１０
にNiCrを蒸着し、バターニングしてゲート電極
１１を作り、かゝる基板上に二酸化シリコン
（SiO2）、窒化シリコン（Si3N4）などからなるゲ
ート絶縁膜１、不純物をドープしていないａ−
Si：Ｈ膜２、及びSiO2、Si3N4などからなる保護
膜７を逐次プラズマCVD法で形成する。これら
の膜はガスを変えるだけで製膜でき、成長装置の
真空を破るようなことはしないので膜相互接触面
の清浄性が保たれ、チヤネル部表面がダメージを
受けるようなこともない。次に保護膜７上にホト
レジストを塗布し、露光、現像してパターニング
し、同図ｂに示すようにこのパターニングしたレ
ジスト１２をマスクに保護膜７をエツチングし、
ゲート電極１１上つまりチヤネル上にのみ保護膜
７を残す。
工程を示す。同図ａに示すようにガラス基板１０
にNiCrを蒸着し、バターニングしてゲート電極
１１を作り、かゝる基板上に二酸化シリコン
（SiO2）、窒化シリコン（Si3N4）などからなるゲ
ート絶縁膜１、不純物をドープしていないａ−
Si：Ｈ膜２、及びSiO2、Si3N4などからなる保護
膜７を逐次プラズマCVD法で形成する。これら
の膜はガスを変えるだけで製膜でき、成長装置の
真空を破るようなことはしないので膜相互接触面
の清浄性が保たれ、チヤネル部表面がダメージを
受けるようなこともない。次に保護膜７上にホト
レジストを塗布し、露光、現像してパターニング
し、同図ｂに示すようにこのパターニングしたレ
ジスト１２をマスクに保護膜７をエツチングし、
ゲート電極１１上つまりチヤネル上にのみ保護膜
７を残す。
次にリン酸（PH3）を200ppm〜１％含んだシ
ラン（SiH4）のプラズマCVD法により、同図ｃ
に示すように表面にn+a−Si：Ｈ膜３を200〜500
Å程度、120℃で成長させる。次いでアルミニウ
ム８を蒸着し、リフトオフを行なうと、同図ｄに
示す状態になる。その後300℃で１時間の熱処理
を行ない、n+層３を活性化する（この活性化を
行なわないと、n+層３は低温成長させたものな
ので特性が良好でない）。こうしてn+層３はホー
ルに対するブロツキング層となり、良好なオン／
オフ電流比を有する安定なTFTが完成する。そ
の後は液晶封入等の300℃程度のプロセス通過後
も初期特性を維持する安定なTFTが実現できた。
ラン（SiH4）のプラズマCVD法により、同図ｃ
に示すように表面にn+a−Si：Ｈ膜３を200〜500
Å程度、120℃で成長させる。次いでアルミニウ
ム８を蒸着し、リフトオフを行なうと、同図ｄに
示す状態になる。その後300℃で１時間の熱処理
を行ない、n+層３を活性化する（この活性化を
行なわないと、n+層３は低温成長させたものな
ので特性が良好でない）。こうしてn+層３はホー
ルに対するブロツキング層となり、良好なオン／
オフ電流比を有する安定なTFTが完成する。そ
の後は液晶封入等の300℃程度のプロセス通過後
も初期特性を維持する安定なTFTが実現できた。
この方法では保護膜７のパターニング（エツチ
ング）に用いたレジスト１２をn+層３及びアル
ミニウム膜８のパターニング（リフトオフ）に用
いており、工程が簡単化されると共に、n+層３、
アルミニウム膜８のパターニングにマスク位置合
せが不要という大きな利点が得られる。
ング）に用いたレジスト１２をn+層３及びアル
ミニウム膜８のパターニング（リフトオフ）に用
いており、工程が簡単化されると共に、n+層３、
アルミニウム膜８のパターニングにマスク位置合
せが不要という大きな利点が得られる。
薄膜トランジスタは第７図に示すように液晶表
示パネルに組込まれる。第７図ａでD1，D2は多
数平行に走るドレイン電極、Ｇはドレイン電極と
直交する多数（図では１本しか示していないが）
のゲート電極で、各々ドレイン電極と平行に延び
る枝G′を有する。S1，S2……は多数のドレイン
電極とゲート電極の各交点に配置される多数の矩
形のソース電極で液晶の１対の対向電極の一方を
なす（もしくは該電極へ接続される）。ゲート電
極の枝部G′とソースドレイン電極Ｓ，Ｄの間に
前述のゲート絶縁膜１およびａ−Si層２などが配
設され、薄膜トランジスタTFTを構成する。第
７図ｂは１セル分の等価回路を示す。液晶素子
LCDの対向電極の他方Ｐは、パネル全体に延び
る共通電極で構成され、これらの電極Ｓ，Ｐ間に
液晶が封入される。ドレイン電極Ｄ及びゲート電
極Ｇを選択すると（電圧を加えると）TFTはオ
ンとなり、電極Ｓに電圧が印加されて液晶は配列
を変え、こうして一画素の表示がなされる。配向
膜は電極Ｓ，Ｄを覆つて設けられ、電圧非印加状
態では液晶分子が図示状態（発光状態）とは90゜
異なる方向に整列するようにさせる。
示パネルに組込まれる。第７図ａでD1，D2は多
数平行に走るドレイン電極、Ｇはドレイン電極と
直交する多数（図では１本しか示していないが）
のゲート電極で、各々ドレイン電極と平行に延び
る枝G′を有する。S1，S2……は多数のドレイン
電極とゲート電極の各交点に配置される多数の矩
形のソース電極で液晶の１対の対向電極の一方を
なす（もしくは該電極へ接続される）。ゲート電
極の枝部G′とソースドレイン電極Ｓ，Ｄの間に
前述のゲート絶縁膜１およびａ−Si層２などが配
設され、薄膜トランジスタTFTを構成する。第
７図ｂは１セル分の等価回路を示す。液晶素子
LCDの対向電極の他方Ｐは、パネル全体に延び
る共通電極で構成され、これらの電極Ｓ，Ｐ間に
液晶が封入される。ドレイン電極Ｄ及びゲート電
極Ｇを選択すると（電圧を加えると）TFTはオ
ンとなり、電極Ｓに電圧が印加されて液晶は配列
を変え、こうして一画素の表示がなされる。配向
膜は電極Ｓ，Ｄを覆つて設けられ、電圧非印加状
態では液晶分子が図示状態（発光状態）とは90゜
異なる方向に整列するようにさせる。
なお実施例ではドープトａ−Si層３は不純物に
リン（Ｐ）を用いてn+型とし、ホールに対する
ブロツキング層としたが、電子に対するブロツキ
ング層とする場合は不純物にボロン(B)などを用い
てp+型とする。このCVDにはシボラン（B2H6）
などを用いる。
リン（Ｐ）を用いてn+型とし、ホールに対する
ブロツキング層としたが、電子に対するブロツキ
ング層とする場合は不純物にボロン(B)などを用い
てp+型とする。このCVDにはシボラン（B2H6）
などを用いる。
発明の効果
本発明によれば、チヤネル部がａ−Si層と同時
形成の絶縁膜により保護されたTFTのオーム接
触用高不純物濃度層を低温の工程で形成するの
で、リフトオフを行なうことができ、プロセスが
簡略化される。またその後活性化するので、高温
成長のものと変るところがなく、このためON／
OFF電流比の高い安定なTFTを製造出来る。
形成の絶縁膜により保護されたTFTのオーム接
触用高不純物濃度層を低温の工程で形成するの
で、リフトオフを行なうことができ、プロセスが
簡略化される。またその後活性化するので、高温
成長のものと変るところがなく、このためON／
OFF電流比の高い安定なTFTを製造出来る。
第１図は薄膜トランジスタの構造説明図、第２
図はその特性曲線図、第３図はチヤネル保護層を
持つ薄膜トランジスタの説明図、第４図はその特
性曲線図、第５図は第３図の改良型トランジスタ
の説明図、第６図は本発明の実施例を示す工程
図、第７図は液晶表示パネルへの適用例を示す説
明図である。 図面で、２は動作半導体層、７は保護膜、１は
ゲート酸化膜、１２はホトレジスト、３はドープ
したアモルフアスシリコン層、８は金属膜であ
る。
図はその特性曲線図、第３図はチヤネル保護層を
持つ薄膜トランジスタの説明図、第４図はその特
性曲線図、第５図は第３図の改良型トランジスタ
の説明図、第６図は本発明の実施例を示す工程
図、第７図は液晶表示パネルへの適用例を示す説
明図である。 図面で、２は動作半導体層、７は保護膜、１は
ゲート酸化膜、１２はホトレジスト、３はドープ
したアモルフアスシリコン層、８は金属膜であ
る。
Claims (1)
- 【特許請求の範囲】 １ 動作半導体層にアモルフアスシリコンを用
い、該半導体層のチヤネル部表面には保護膜を形
成した薄膜トランジスタの製造法において、 ゲート絶縁膜、アモルフアスシリコン半導体
層、および保護膜を逐次プラズマCVD法で、成
長装置の真空を破らずに連続的に形成し、 該保護膜上にホトレジストを塗布し、かつパタ
ーニングし、これをマスクとして該保護膜をエツ
チングし、次いで不純物をドープしたアモルフア
スシリコン層を100〜150℃で形成し、その上に金
属膜を被着し、リフトオフして該アモルフアスシ
リコン層及び金属膜をパターニングし、然るのち
200〜350℃で熱処理して該アモルフアスシリコン
層を活性化することを特徴とする薄膜トランジス
タの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223411A JPS59113667A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223411A JPS59113667A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59113667A JPS59113667A (ja) | 1984-06-30 |
| JPS6357944B2 true JPS6357944B2 (ja) | 1988-11-14 |
Family
ID=16797720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223411A Granted JPS59113667A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113667A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159873A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタおよびその製造方法 |
| JPS61139069A (ja) * | 1984-12-10 | 1986-06-26 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0695574B2 (ja) * | 1984-12-19 | 1994-11-24 | 松下電器産業株式会社 | 薄膜電界効果トランジスタの製造方法 |
| JPH0758793B2 (ja) * | 1984-12-19 | 1995-06-21 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| JPS6237966A (ja) * | 1985-08-12 | 1987-02-18 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPH04186735A (ja) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04206837A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3433632B2 (ja) * | 1996-12-10 | 2003-08-04 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
1982
- 1982-12-20 JP JP57223411A patent/JPS59113667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59113667A (ja) | 1984-06-30 |
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