JP5005953B2

JP5005953B2 - 薄膜トランジスタ

Info

Publication number: JP5005953B2
Application number: JP2006138990A
Authority: JP
Inventors: 周治萬田
Original assignee: Japan Display Central Inc
Current assignee: Japan Display Central Inc
Priority date: 2006-05-18
Filing date: 2006-05-18
Publication date: 2012-08-22
Anticipated expiration: 2026-05-18
Also published as: JP2007311542A

Description

本発明は、チャネル領域の両側にソース領域およびドレイン領域が位置した半導体層を有する薄膜トランジスタに関する。

従来、この種の薄膜トランジスタ(ＴＦＴ)としては、ガラス基板上に半導体層が積層されており、この半導体層は、チャネル領域の両側にソース領域およびドレイン領域が位置している。そして、この半導体層を覆いガラス基板上にゲート絶縁膜が積層され、この半導体層のチャネル領域に対向したゲート絶縁膜上にゲート電極が積層されている。

さらに、このゲート電極を覆いゲート絶縁膜上に層間絶縁膜が積層されており、これら層間絶縁膜およびゲート絶縁膜にコンタクトホールが設けられて、これらコンタクトホールによって半導体層のソース領域およびドレイン領域が開口されている。そして、これらコンタクトホールを含む層間絶縁膜上にソース電極およびドレイン電極のそれぞれが積層されて薄膜トランジスタが構成されている(例えば、特許文献１参照。)。

ここで、この種の薄膜トランジスタにおいては、多結晶シリコンを半導体層として用いており、この薄膜トランジスタのゲート絶縁膜として、主にＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法にて成膜したシリコン(Ｓｉ)や酸素(Ｏ)を主構成原子とする酸化シリコン膜が用いられている。

近年、この種の薄膜トランジスタを備えた液晶表示用のアクティブマトリクス型のアレイ基板についても、このアレイ基板上の薄膜トランジスタを駆動させる半導体集積回路と同様に、さらなるパターンの微細化が求められている。特に、薄膜トランジスタの小型化が進んでいるが、この薄膜トランジスタの小型化に伴ってゲート絶縁膜の容量を確保するために、このゲート絶縁膜の薄膜化や高誘電率化の必要が生じている。また、低消費電力化の観点からもゲート絶縁膜の薄膜化や高誘電率化が求められている。

具体的に、従来の酸化シリコン系のゲート絶縁膜の誘電率が約４であるから、その他の窒化シリコン系のゲート絶縁膜の誘電率が約６である場合に比べると低く、このゲート絶縁膜の薄膜化による容量の確保に限界があるから、高誘電率を有する材料を用いたゲート絶縁膜を用いる必要性が生じている。
特開２００５−６４４５３号公報

上述のように、微細化および低消費電力化のためにゲート絶縁膜の薄膜化や高誘電率を有する材料のゲート絶縁膜への適用が必要であるが、一般的に容量を大きくするために薄膜化が必要であるから、従来のように酸化シリコン系のゲート絶縁膜を用いた場合には容量確保のために薄膜化するしかない。ところが、このゲート絶縁膜を薄膜化させると、ゲート電極と半導体層との間でリーク電流が発生するおそれが生じるとともに、ゲート絶縁膜の耐電圧性の低下によって静電気放電(Electrostatic Discharge:ＥＳＤ)不良などが生じるおそれもある。

したがって、薄膜トランジスタの不良の抑制とゲート絶縁膜の薄膜化および低消費電力化とを両立するためには、ゲート絶縁膜の容量確保と、このゲート絶縁膜によるある程度の膜厚のゲート絶縁とを両立する高誘電率のゲート絶縁膜材料および構造の要求が高まっているという問題を有している。

本発明は、このような点に鑑みなされたもので、膜厚を薄くすることなく容量を確保できる薄膜トランジスタを提供することを目的とする。

本発明は、チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層上に設けられた第１の絶縁層と、前記半導体層の前記チャネル領域に対向した前記ゲート絶縁層上に設けられたゲート電極と、このゲート電極を覆い前記第１の絶縁層上に設けられた第２の絶縁層と、を具備し、前記第１の絶縁層は、前記半導体層上に設けられた第１の酸化シリコン層と、この第１の酸化シリコン層および前記ゲート電極の間に設けられた第１の窒化シリコン層とを備え、前記第２の絶縁層は、前記第１の絶縁層上に設けられた第２の窒化シリコン層と、この第２の窒化シリコン層上に設けられた第２の酸化シリコン層とを備え、前記第１の絶縁層の前記第１の窒化シリコン層は、この第１の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比が、前記第２の絶縁層の前記第２の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比より高いものである。

そして、半導体層上の第１の酸化シリコン層とゲート電極との間に第１の窒化シリコン層を設けた第１の絶縁層の第１の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比を、ゲート電極を覆い第１の絶縁層上の第２の窒化シリコン層上に第２の酸化シリコン層を設けた第２の絶縁層の第２の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比より高くした。

本発明によれば、第１の絶縁層の第１の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比を、第２の絶縁層の第２の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比より高くしたので、第２の絶縁層の第２の窒化シリコン層中の固定電荷密度が、第１の絶縁層の第１の窒化シリコン層中の固定電荷密度より高くなるから、第１の絶縁層の膜厚を薄くすることなく、この第１の絶縁層の容量を確保できる。

以下、本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態の構成を図１を参照して説明する。

図１において、１は液晶表示装置としての液晶表示パネルである。この液晶表示パネル１は、平面表示装置である液晶ディスプレイ(ＬＣＤ:Liquid Crystal Display)としての液晶デバイスである。また、この液晶表示パネル１には、いわゆる低温ポリシリコン(Low Temperature Poly Silicon:ＬＴＰＳ)が用いられている。そして、この液晶表示パネル１は、アクティブマトリクスアレイとしての略矩形平板状のアレイ基板２を備えている。

このアレイ基板２は、例えば透明ガラスなどの透光性を有する略透明な透明絶縁基板である第１の基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上の全面には、シリコン窒化膜(ＳｉＮ)やシリコン酸化膜(ＳｉＯ_２)などにて構成されたアンダーコート層４が積層されて成膜されている。そして、このアンダーコート層４の一主面である表面上には、多結晶シリコンであるポリシリコン半導体層としての島状の活性層５が積層されて設けられている。

この活性層５は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)のエキシマレーザアニールによる多結晶化によって形成された多結晶半導体としての低温ポリシリコン(ｐ−Ｓｉ)にて構成されている。さらに、この活性層５の幅方向の中央部にチャネル領域11が設けられ、このチャネル領域11を挟んだ両側にソース領域12およびドレイン領域13が連続して設けられている。よって、このチャネル領域11は、ソース領域12とドレイン領域13との間に連続して設けられている。

また、これらチャネル領域11、ソース領域12およびドレイン領域13にて構成された活性層５を覆いアンダーコート層４上には、少なくとも２層以上の積層構造を有する第１の絶縁層としてのゲート絶縁膜14が積層されて成膜されている。このゲート絶縁膜14は、膜質の異なる２層構造以上に構成されている。具体的に、このゲート絶縁膜14は、活性層５を覆いアンダーコート層４上の全面に積層された第１の酸化シリコン層としての酸化シリコン絶縁膜であるゲート酸化シリコン膜15と、このゲート酸化シリコン膜15上の活性層５の少なくともチャネル領域11に対向した位置にのみ積層された第１の窒化シリコン層としての窒化シリコン絶縁膜であるゲート窒化シリコン膜16とを有している。

すなわち、このゲート絶縁膜14は、活性層５を構成するポリシリコンと酸化シリコンとの界面状態が、このポリシリコンと窒化シリコンとの界面状態より良質なため、活性層５上にゲート酸化シリコン膜15が積層され、このゲート酸化シリコン膜15上にゲート窒化シリコン膜16が積層されている。よって、このゲート絶縁膜14としては、活性層５上にゲート窒化シリコン膜16を直接配置させることはない。

ここで、ゲート酸化シリコン膜15は、酸化シリコンとしてのシリコン酸化膜(ＳｉＯ)にて構成された下層部である。また、このゲート酸化シリコン膜15を構成するシリコン酸化膜は、誘電率が約４．２程度である。さらに、ゲート窒化シリコン膜16は、ゲート酸化シリコン膜15より薄く積層されて構成されており、このゲート酸化シリコン膜15を構成するシリコン酸化膜より誘電率が高い材料である窒化シリコンとしてのシリコン窒化膜(ＳｉＮ)にて構成された上層部である。

そして、このゲート窒化シリコン膜16を構成するシリコン窒化膜は、誘電率が約６．０程度であって、ゲート酸化シリコン膜15を構成するシリコン酸化膜に比べ、エッチング速度であるエッチングレートが速い物質である。また、このゲート窒化シリコン膜16は、このゲート窒化シリコン膜16下に積層されている活性層５のソース領域12およびドレイン領域13上にほぼ位置することなく、この活性層５のチャネル領域11に対向する部分に一定の厚さで積層された本体部17を有している。

さらに、このゲート窒化シリコン膜16の本体部17の幅方向の両側部には、ゲート酸化シリコン膜15上において、活性層５のチャネル領域11の両側縁に対向する位置から下方に向けて、所定の角度で傾斜したテーパ状の傾斜部18がそれぞれ設けられている。さらに、このゲート窒化シリコン膜16の本体部17上には、誘電性を有する金属材料のパターニングにて形成された第１の金属配線としてのゲート線であるゲート電極19が積層されている。

よって、このゲート窒化シリコン膜16の各傾斜部18は、このゲート窒化シリコン膜16の幅方向の両端部に位置するゲート酸化シリコン膜15上のゲート電極19が設けられていない部分が、このゲート酸化シリコン膜15上からテーパ状にエッチングされて除去されて形成されている。ここで、ゲート絶縁膜14は、このゲート絶縁膜14のゲート電極19が配置されている部分に対向する領域の積層数よりも、このゲート絶縁膜14のゲート電極19が配置されていない部分に対向する領域の積層数が少なくなるように構成されている。

そして、このゲート電極19は、ゲート窒化シリコン膜の本体部上に一定の厚さで積層された本体部22を有し、この本体部22の両側部のそれぞれに下方に向けて所定の角度で傾斜したテーパ状の傾斜部23がそれぞれ設けられて構成されている。すなわち、これら傾斜部23は、これら傾斜部23それぞれの外側縁である下端縁がゲート酸化シリコン膜15の本体部17の幅方向の両側縁に位置するように設けられている。

ここで、このゲート電極19、ゲート絶縁膜14および活性層５によって駆動素子としてのスイッチング素子であるトップゲート型の薄膜トランジスタ(ＴＦＴ)24が形成されている。そして、この薄膜トランジスタ24のゲート電極19を覆いゲート絶縁膜14上には、このゲート絶縁膜14とは原子組成比が異なる第２の絶縁層としての層間絶縁膜25が積層されている。この層間絶縁膜25は、ゲート電極19およびゲート窒化シリコン膜16を覆いゲート酸化シリコン膜15上の全面に積層された第２の窒化シリコン層としての窒化シリコン絶縁膜である層間窒化シリコン膜26と、この層間窒化シリコン膜26上の全面に積層された第２の酸化シリコン層としての酸化シリコン絶縁膜である層間酸化シリコン膜27とを有している。

ここで、この層間酸化シリコン膜27は、ゲート絶縁膜14のゲート酸化シリコン膜15より厚く、誘電率が約４．２程度のシリコン酸化膜(ＳｉＯ)にて構成された上層部である。さらに、層間窒化シリコン膜26は、層間酸化シリコン膜27と略同じ厚さに積層され、この層間酸化シリコン膜27よりエッチングレートが速い物質、すなわち誘電率が約６．０程度のシリコン窒化膜(ＳｉＮ)にて構成された下層部である。

また、この層間窒化シリコン膜26は、この層間窒化シリコン膜26の膜中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比(Ｓｉ／Ｎ比)が、ゲート窒化シリコン膜16の膜中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比(Ｓｉ／Ｎ比)より低く構成されている。具体的に、このゲート窒化シリコン膜16は、このゲート窒化シリコン膜16の膜中のＳｉ／Ｎ比が、層間窒化シリコン膜26の膜中のＳｉ／Ｎ比に比べ、１０％以上高くなるように構成されている。

さらに、この層間窒化シリコン膜26は、この層間窒化シリコン膜26の膜中原子密度が、ゲート窒化シリコン膜16の膜中原子密度より低く構成されている。よって、この層間窒化シリコン膜26は、この層間窒化シリコン層26中の膜中固定電荷密度(Ｑｓｓ)が、ゲート窒化シリコン膜16中の膜中固定電荷密度(Ｑｓｓ)より高くなるように構成されている。

ここで、ゲート絶縁膜14のゲート窒化シリコン膜16と層間絶縁膜25の層間窒化シリコン膜26とのそれぞれは、シラン(ＳｉＨ_４)／アンモニア(ＮＨ_３)／窒素(Ｎ_２)／アルゴン(Ａｒ)／水素(Ｈ_２)系の混合ガスを用いたプラズマＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法にて成膜されている。また、ゲート絶縁膜14のゲート酸化シリコン膜15と層間絶縁膜25の層間酸化シリコン膜27とのそれぞれは、シラン(ＳｉＨ_４)／亜酸化窒素(Ｎ_２Ｏ)／アルゴン(Ａｒ)／窒素(Ｎ_２)系の混合ガスを用いたプラズマＣＶＤ法にて成膜されている。

したがって、ゲート絶縁膜14のゲート窒化シリコン膜16およびゲート酸化シリコン膜15のそれぞれは、同一の図示しないＣＶＤチャンバ内で使用する混合ガスの変更にて連続して成膜されている。同様に、層間絶縁膜25の層間窒化シリコン膜26および層間酸化シリコン膜27のそれぞれもまた、ＣＶＤチャンバ内で使用する混合ガスの変更にて連続して成膜されている。

そして、層間絶縁膜25の層間酸化シリコン膜27および層間窒化シリコン膜26とゲート絶縁膜14のゲート酸化シリコン膜15とのそれぞれには、これら層間酸化シリコン膜27、層間窒化シリコン膜26ゲート酸化シリコン膜15のそれぞれを貫通し、活性層５のソース領域12およびドレイン領域13に連通した第１のコンタクトホール33,34が設けられている。

さらに、活性層５のソース領域12に貫通した第１のコンタクトホール33を含む層間絶縁膜25上には、第２の金属配線としての信号配線である導電性を有するソース電極35が積層されている。すなわち、このソース電極35は、第１のコンタクトホール33を介して活性層５のソース領域12に電気的に接続されている。さらに、この活性層５のドレイン領域13に貫通した第１のコンタクトホール34を含む層間絶縁膜25上には、信号配線としての導電性を有するドレイン電極36が積層されている。そして、このドレイン電極36は、第１のコンタクトホール34を介して活性層５のドレイン領域13に電気的に接続されている。

また、これらソース電極35およびドレイン電極36を含む層間絶縁膜25上には、保護絶縁膜としてのパッシベーション膜37が積層されている。このパッシベーション膜37には、このパッシベーション膜37を貫通してドレイン電極36に連通した第２のコンタクトホール38が設けられている。そして、この第２のコンタクトホール38を含むパッシベーション膜37上に画素電極39が積層され、この画素電極39は第２のコンタクトホール38を介してドレイン電極36に電気的に接続されている。さらに、この画素電極39を含むパッシベーション膜37上には、配向処理されたポリイミドにて構成された配向膜41が積層されている。

さらに、この配向膜41に対向して対向基板51が配設されている。この対向基板51は、例えば透明ガラスなどの略透明な透光性を有する絶縁性基板としてのガラス基板52を備えている。このガラス基板52の配向膜41に対向した側の全面には、着色層であるカラーフィルタ層53が積層されている。また、このカラーフィルタ層53上の全面には、コモン電極としての共通電極である対向電極54が積層されている。さらに、この対向電極54上には、配向処理されたポリイミドにて構成された配向膜55が積層されている。そして、これらアレイ基板２の配向膜41と対向基板51の配向膜55との間の空間である液晶封止領域56に、液晶組成物57が注入されて光変調層としての液晶層58が設けられている。

次に、上記一実施の形態の液晶表示装置の製造方法について説明する。

まず、ガラス基板３上にアンダーコート層４を形成してから、このアンダーコート層４上に図示しないアモルファスシリコン層を島状に積層させる。

次いで、この島状のアモルファスシリコン層にエキシマレーザビームを照射してレーザアニールさせて結晶化させてポリシリコン層にする。

この後、ＳｉＨ_４／Ｎ_２Ｏ／Ａｒ／Ｎ_２系の混合ガスを用いたＣＶＤチャンバ内でのプラズマＣＶＤ法にて、このポリシリコン層を覆いアンダーコート層４上にゲート酸化シリコン膜15を積層させる。

さらに、同一のＣＶＤチャンバ内の混合ガスをＳｉＨ_４／ＮＨ_３／Ｎ_２／Ａｒ／Ｈ_２系の混合ガスに変えたプラズマＣＶＤ法にて、ゲート酸化シリコン膜15上にゲート窒化シリコン膜16を積層させる。

このとき、このゲート窒化シリコン膜16中のＳｉ／Ｎ比および膜中固定電荷密度がＣＶＤ成膜条件に依存する。すなわち、このゲート窒化シリコン膜16を成膜するときに用いる混合ガスのＳｉＨ_４ガスの分圧を高くすることによって、このゲート窒化シリコン膜16中のＳｉ／Ｎ比を高くできる。さらに、このゲート窒化シリコン膜16を成膜するときの成膜温度を高くすることによって、このゲート窒化シリコン膜16中の膜中固定電荷密度を高くできる。

この結果、これらゲート酸化シリコン膜15およびゲート窒化シリコン膜16にてゲート絶縁膜14が構成される。

この後、このゲート窒化シリコン膜16上の全面に、図示しない導電性材を積層させてから、この導電性材のポリシリコン層のチャネル領域11となる部分上に、図示しないレジストを積層させる。

次いで、塩素(Ｃｌ_２)ガスを用いたドライエッチングである反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)にて、レジストをマスクとして導電性材をエッチングしてレジストより外側の部分を除去してゲート電極19とするとともに、このレジストより外側に位置するゲート窒化シリコン膜16も同時にエッチングする。

この後、ゲート電極19上のレジストをアッシングして除去する。

次いで、このゲート電極19をマスクとして、ポリシリコン層のソース領域12およびドレイン領域13となる領域のそれぞれをボロンにてイオンドーピングする。

この結果、このポリシリコン層のボロンにてイオンドーピングされていないゲート電極19下の部分がチャネル領域11となり、このチャネル領域11の両側に連続してソース領域12およびドレイン領域13が設けられて活性層５となる。

次いで、この活性層５のソース領域12およびドレイン領域13のそれぞれにイオンドーピングしたボロンを活性化させる。

この後、ＳｉＨ_４／ＮＨ_３／Ｎ_２／Ａｒ／Ｈ_２系の混合ガスを用いたＣＶＤチャンバ内でのプラズマＣＶＤ法にて、ゲート電極19およびゲート窒化シリコン膜16を覆いゲート酸化シリコン膜15上に層間窒化シリコン膜26を積層させる。

さらに、同一のＣＶＤチャンバ内の混合ガスをＳｉＨ_４／Ｎ_２Ｏ／Ａｒ／Ｎ_２系の混合ガスに変えたプラズマＣＶＤ法にて、この層間窒化シリコン膜26上に層間酸化シリコン膜27を積層させる。

このとき、この層間窒化シリコン膜26中のＳｉ／Ｎ比および膜中固定電荷密度がＣＶＤ成膜条件に依存する。すなわち、この層間窒化シリコン膜26を成膜するときに用いる混合ガスのＳｉＨ_４ガスの分圧を高くすることによって、この層間窒化シリコン膜26中のＳｉ／Ｎ比を高くできる。さらに、この層間窒化シリコン膜26を成膜するときの成膜温度を高くすることによって、この層間窒化シリコン膜26中の膜中固定電荷密度を高くできる。

この結果、これら層間窒化シリコン膜26および層間酸化シリコン膜27にて層間絶縁膜25が構成される。

次いで、この層間絶縁膜25およびゲート酸化シリコン膜15のそれぞれを貫通して活性層５のソース領域12あるいはドレイン領域13に連通した第１のコンタクトホール33,34を形成する。

そして、これら第１のコンタクトホール33,34を含む層間絶縁膜25上に、導電性材を積層してからパターニングして、活性層５のソース領域12あるいはドレイン領域13に電気的に接続されたソース電極35およびドレイン電極36を形成して薄膜トランジスタ24とする。

さらに、この薄膜トランジスタ24のソース電極35およびドレイン電極36を覆い層間絶縁膜25上にパッシベーション膜37を積層させてから、このパッシベーション膜37にドレイン電極36に連通した第２のコンタクトホール38を形成する。

この後、この第２のコンタクトホール38を含むパッシベーション膜37上にＩＴＯを積層させてからパターニングして、薄膜トランジスタ24のドレイン電極36に電気的に接続された画素電極39を形成する。

さらに、この画素電極39を覆いパッシベーション膜37上に配向膜41を積層させてアレイ基板２を完成させる。

次いで、このアレイ基板２の配向膜41に対向基板51の配向膜55を対向させて貼り合わせてから、これら配向膜41,55の間の液晶封止領域56に液晶組成物57を注入してから封止して液晶層58を形成して液晶表示パネル１を完成させる。

ここで、窒化シリコン系の絶縁膜は、酸化シリコン系の絶縁膜に比べ膜中固定電荷密度が高いため、この窒化シリコン系の絶縁膜をゲート絶縁膜14に用いると、薄膜トランジスタ24のゲート電極19から活性層５へとゲート絶縁膜14を介して静電気放電(Electrostatic Discharge:ＥＳＤ)が発生するおそれがあるので、この薄膜トランジスタ24のトランジスタ特性が悪化するおそれがある。

そこで、上述の一実施の形態のように、薄膜トランジスタ24のゲート絶縁膜14をゲート酸化シリコン膜15とゲート窒化シリコン膜16との積層構造とし、活性層５を覆いアンダーコート層４上にゲート酸化シリコン膜15を積層させ、このゲート酸化シリコン膜15上の活性層５のチャネル領域11とゲート電極19との間にゲート窒化シリコン膜16を積層させた。

また、薄膜トランジスタ24上に積層される層間絶縁膜25を層間窒化シリコン膜26と層間酸化シリコン膜27との積層構造とし、ゲート電極19を覆いゲート絶縁膜14上に層間窒化シリコン膜26を積層させ、この層間窒化シリコン膜26上に層間酸化シリコン膜27を積層させた。このとき、ゲート絶縁膜14のゲート窒化シリコン膜16の膜中のＳｉ／Ｎ比を、層間絶縁膜25の層間窒化シリコン膜26の膜中のＳｉ／Ｎ比より１０％以上高くするとともに、このゲート絶縁膜14のゲート窒化シリコン膜16の膜中原子密度を、層間絶縁膜25の層間窒化シリコン膜26の膜中原子密度より高くする構成とした。

この結果、この層間絶縁膜25の層間窒化シリコン膜26の膜中固定電荷密度(Ｑｓｓ)が、ゲート絶縁膜14のゲート窒化シリコン膜16の膜中固定電荷密度(Ｑｓｓ)より高くなるので、ゲート絶縁膜14全体の膜厚を薄することなく、このゲート絶縁膜14での容量を確保できる。したがって、薄膜トランジスタ24での静電気放電の発生を防止できつつ、この薄膜トランジスタ24のトランジスタ特性の悪化を防止できるから、不良の抑制と微細化および低消費電力化とを両立した薄膜トランジスタ24を製造できる。このため、良質なオン／オフ特性を有し高い信頼性を有する薄膜トランジスタ24を歩留まり良く製造できる。

ここで、ゲート窒化シリコン膜16あるいは層間窒化シリコン膜26を成膜するときに用いる混合ガスのＳｉＨ_４ガスの分圧を高くすると、これらゲート窒化シリコン膜16あるいは層間窒化シリコン膜26中のＳｉ／Ｎ比が高くなる。そこで、ゲート窒化シリコン膜16を成膜するときのＣＶＤ成膜条件中のＳｉＨ_４ガス分圧を、層間窒化シリコン膜26を成膜するときのＣＶＤ成膜条件中のＳｉＨ_４ガス分圧より高くすることによって、このゲート窒化シリコン膜16中のＳｉ／Ｎ比を、層間窒化シリコン膜26中のＳｉ／Ｎ比より高くできる。

また、ゲート窒化シリコン膜16あるいは層間窒化シリコン膜26を成膜するときのＣＶＤ成膜条件中の成膜温度を高くすると、これらゲート窒化シリコン膜16あるいは層間窒化シリコン膜26の膜中固定電荷密度が高くなる。そこで、ゲート窒化シリコン膜16を成膜するときのＣＶＤ成膜条件中の成膜温度を、層間窒化シリコン膜26を成膜するときのＣＶＤ成膜条件中の成膜温度より高くすることによって、このゲート窒化シリコン膜16の膜中固定電荷密度を、層間窒化シリコン膜26の膜中固定電荷密度より高くできる。

したがって、これらゲート窒化シリコン膜16および層間窒化シリコン膜26を成膜するときのＣＶＤ成膜条件を変化させるだけで、これらゲート窒化シリコン膜16および層間窒化シリコン膜26のＳｉ／Ｎ比や膜中固定電荷密度を調整できる。このため、層間窒化シリコン膜26の膜中固定電荷密度(Ｑｓｓ)をゲート窒化シリコン膜16の膜中固定電荷密度(Ｑｓｓ)より容易に高くできるので、ゲート絶縁膜14全体の膜厚を薄くすることなく、このゲート絶縁膜14での容量を容易に確保できる。

さらに、ドライエッチングにてレジストをマスクとしたゲート電極19のエッチングの際に、このゲート電極19下に積層されているゲート窒化シリコン膜16のレジストより外側に突出している部分も同時にエッチングされる。このため、活性層５のソース領域12およびドレイン領域13上にはゲート酸化シリコン膜15のみが積層される構成となるので、これらソース領域12およびドレイン領域13へのイオンドーピングが容易になる。したがって、これらソース領域12およびドレイン領域13のイオンドーピングを低加速ドーピングにできるから、活性層５にダメージを与えることなくソース領域12およびドレイン領域13をイオンドーピングできる。

なお、上記一実施の形態では、ゲート酸化シリコン膜15上にゲート窒化シリコン膜16を積層させた２層構造のゲート絶縁膜14としたが、活性層５上にゲート酸化シリコン膜15が直接積層された構成であれば、その他の多層構造のゲート絶縁膜14でも良い。

また、層間窒化シリコン膜26上に層間酸化シリコン膜27を積層させた２層構造の層間絶縁膜25としたが、ゲート電極19を含むゲート絶縁膜14上に層間窒化シリコン膜26が直接積層された構成であれば、その他の多層構造の層間絶縁膜25でも良い。

本発明の一実施の形態の薄膜トランジスタを有する液晶表示装置を示す説明断面図である。

符号の説明

５半導体層としての活性層
11 チャネル領域
12 ソース領域
13 ドレイン領域
14 第１の絶縁層としてのゲート絶縁膜
15 第１の酸化シリコン層としてのゲート酸化シリコン膜
16 第１の窒化シリコン層としてのゲート窒化シリコン膜
19 ゲート電極
24 薄膜トランジスタ
25 第２の絶縁層としての層間絶縁膜
26 第２の窒化シリコン層としての層間窒化シリコン膜
27 第２の酸化シリコン層としての層間酸化シリコン膜

Claims

チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、
この半導体層上に設けられた第１の絶縁層と、
前記半導体層の前記チャネル領域に対向した前記ゲート絶縁層上に設けられたゲート電極と、
このゲート電極を覆い前記第１の絶縁層上に設けられた第２の絶縁層と、を具備し、
前記第１の絶縁層は、前記半導体層上に設けられた第１の酸化シリコン層と、この第１の酸化シリコン層および前記ゲート電極の間に設けられた第１の窒化シリコン層とを備え、
前記第２の絶縁層は、前記第１の絶縁層上に設けられた第２の窒化シリコン層と、この第２の窒化シリコン層上に設けられた第２の酸化シリコン層とを備え、
前記第１の絶縁層の前記第１の窒化シリコン層は、この第１の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比が、前記第２の絶縁層の前記第２の窒化シリコン層中のシリコン(Ｓｉ)の原子量と窒素(Ｎ)の原子量との比より高い
ことを特徴とする薄膜トランジスタ。
前記第１の絶縁層の前記第１の窒化シリコン層は、この第１の窒化シリコン層中の原子密度が、前記第２の絶縁層の前記第２の窒化シリコン層中の原子密度より高い
ことを特徴とする請求項１記載の薄膜トランジスタ。
前記半導体層は、多結晶シリコンにて構成され、
前記第１の絶縁層の第１の窒化シリコン層は、前記半導体層の前記ソース領域および前記ドレイン領域上に位置することなく、前記半導体層の前記チャネル領域上に設けられている
ことを特徴とする請求項１または２いずれか一項に記載の薄膜トランジスタ。