WO2010032425A1 - 半導体素子 - Google Patents

半導体素子 Download PDF

Info

Publication number
WO2010032425A1
WO2010032425A1 PCT/JP2009/004573 JP2009004573W WO2010032425A1 WO 2010032425 A1 WO2010032425 A1 WO 2010032425A1 JP 2009004573 W JP2009004573 W JP 2009004573W WO 2010032425 A1 WO2010032425 A1 WO 2010032425A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
electrode
contact
tft
drain
Prior art date
Application number
PCT/JP2009/004573
Other languages
English (en)
French (fr)
Inventor
守口正生
吉田徳生
齊藤裕一
岩瀬泰章
神崎庸輔
坂本真由子
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/001,397 priority Critical patent/US8436353B2/en
Publication of WO2010032425A1 publication Critical patent/WO2010032425A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a semiconductor element, and more particularly to a semiconductor element having a semiconductor layer supported by a substrate.
  • TFT thin film transistor
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • the polycrystalline silicon TFT Since the carrier mobility in the polycrystalline silicon film is higher than that in the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Accordingly, display panels are being developed in which not only pixel TFTs but also part or all of TFTs for peripheral circuits such as drivers are composed of polycrystalline silicon TFTs.
  • polycrystalline silicon TFTs are mainly used for medium and small display devices, and amorphous silicon TFTs are used for large display devices.
  • a microcrystalline silicon ( ⁇ c-Si) film which has higher performance and lower manufacturing costs than amorphous silicon TFTs, is used as an active layer.
  • the used TFT has been proposed (Patent Document 1, Patent Document 2 and Non-Patent Document 1).
  • Such a TFT is referred to as a “microcrystalline silicon TFT”.
  • the microcrystalline silicon film is a silicon film having a crystalline phase and an amorphous phase, and has a structure in which microcrystalline grains are dispersed in the amorphous phase.
  • the size of each microcrystal grain is smaller than the size of the crystal grain contained in the polycrystalline silicon film (several hundred nm or less), and may be a columnar crystal.
  • the microcrystalline silicon film can be formed using a plasma CVD method or the like, does not require heat treatment for crystallization, and can use a manufacturing facility for an amorphous silicon film as it is. Further, since the microcrystalline silicon film has higher carrier mobility than the amorphous silicon film, a TFT with higher performance than the amorphous silicon TFT can be obtained.
  • Patent Document 1 describes that by using a microcrystalline silicon film as an active layer of a TFT, an ON current 1.5 times that of an amorphous silicon TFT can be obtained.
  • Non-Patent Document 1 provides a TFT having an ON / OFF current ratio of 10 6 , a mobility of about 1 cm 2 / Vs, and a threshold of about 5 V by using a semiconductor film made of microcrystalline silicon and amorphous silicon. It is described that
  • Patent Document 2 discloses an inverted stagger type TFT using microcrystalline silicon.
  • the microcrystalline silicon TFT has an advantage, it has not been put into practical use until now.
  • Patent Documents 3 and 4 disclose a liquid crystal display device and an organic EL display device using microcrystalline silicon TFTs having a multi-gate structure.
  • the TFT having the multi-gate structure described in Patent Documents 3 and 4 has a problem that the off current cannot be sufficiently reduced as will be described in detail by showing a comparative example later. There is.
  • the present invention has been made in view of the above-mentioned problems, and a main object thereof is to provide a semiconductor element capable of reducing the off-state current as compared with the prior art.
  • the semiconductor device of the present invention is an active layer having at least two channel regions, a source region, a drain region, and at least one intermediate region formed between the at least two channel regions supported by a substrate.
  • a contact layer having a source contact region in contact with the source region, a drain contact region in contact with the drain region, and at least one intermediate contact region in contact with the at least one intermediate region, and a source in contact with the source contact region
  • the at least two channel regions include a first channel region formed between the source region and the at least one intermediate region, and between the drain region and the at least one intermediate region. And the entire portion of the at least one intermediate electrode existing between the first channel region and the second channel region includes the at least one intermediate region and the second channel region.
  • the gate electrode overlaps with the gate electrode through a gate insulating film.
  • the gate electrode further includes a portion overlapping the source region and the drain region, and an area of the portion where the gate electrode overlaps the drain region is equal to a portion of the portion where the gate electrode overlaps the source region. Smaller than the area.
  • the intermediate electrode when viewed from a direction perpendicular to the substrate, has a recess, and the drain electrode has a portion protruding into the recess of the intermediate electrode.
  • the source electrode has a recess when viewed from a direction perpendicular to the substrate, and the at least one intermediate electrode has a portion protruding into the recess of the source electrode.
  • the at least one intermediate region has a first intermediate region and a second intermediate region
  • the at least one intermediate contact region has a first intermediate contact region and a second intermediate contact region
  • the at least one One intermediate electrode includes a first intermediate electrode and a second intermediate electrode
  • the at least two channel regions further include a third channel region
  • the first channel region includes the source electrode, the first intermediate electrode
  • the second channel region is formed between the drain electrode and the second intermediate electrode
  • the third channel region is formed between the first intermediate electrode and the second intermediate electrode. It is formed between.
  • the active layer includes a microcrystalline semiconductor film having crystal grains and an amorphous phase.
  • the active layer includes a microcrystalline silicon film as the microcrystalline semiconductor film.
  • the gate electrode is provided between the active layer and the substrate.
  • the active layer is provided between the gate electrode and the substrate.
  • the at least one intermediate contact region also serves as the at least one intermediate electrode.
  • a semiconductor device includes at least two channel regions, a source region, a drain region, and at least one intermediate region formed between the at least two channel regions supported by a substrate.
  • a contact layer having an active layer, a source contact region in contact with the source region, a drain contact region in contact with the drain region, and at least one intermediate contact region in contact with the at least one intermediate region; and the source contact region
  • the two channel regions are the source regions And a first channel region formed between the at least one intermediate region and a second channel region formed between the drain region and the at least one intermediate region, the at least one intermediate
  • the entire portion of the contact region existing between the first channel region and the second channel region overlaps the gate electrode through the at least one intermediate region and the gate insulating film.
  • the active layer is provided between the gate electrode and the substrate.
  • the active matrix substrate of the present invention includes any one of the above semiconductor elements.
  • the display device of the present invention includes any one of the above semiconductor elements.
  • the present invention there is provided a semiconductor element capable of reducing the off-current as compared with the prior art.
  • the present invention is particularly effective in that the off current of a TFT whose active layer includes a microcrystalline silicon film can be reduced, but the off current of the TFT can be reduced regardless of the type of the semiconductor film.
  • FIG. (A) is a schematic plan view of a TFT 10 according to an embodiment of the present invention
  • (b) is a schematic cross-sectional view taken along line 1B-1B ′ in (a)
  • (c) is a TFT 10.
  • FIG. (A) is a schematic plan view of a TFT 90 having a conventional double gate structure
  • (b) is a schematic cross-sectional view taken along line 2B-2B 'in (a).
  • It is a graph which shows the example of the off-current characteristic of TFT10 and TFT90.
  • FIGS. 4A to 4F are schematic cross-sectional views for explaining a method for manufacturing the active matrix substrate 100 including the TFT 10.
  • A is a typical top view of TFT10A of embodiment by this invention
  • (b) is a typical top view of TFT10B of embodiment by this invention. It is a graph which shows the relationship between gate voltage Vg (V) and source-drain current Ids (A) for TFT 10A and TFT 10B.
  • (A) is a schematic plan view of the TFT 10C of the embodiment according to the present invention
  • (b) is a schematic plan view of the TFT 10D of the embodiment according to the present invention
  • (c) is a schematic view of the embodiment according to the present invention.
  • (A) is typical sectional drawing of TFT10F of embodiment by this invention
  • (b) is typical sectional drawing of TFT10G of embodiment by this invention
  • (c) is embodiment of this invention. It is typical sectional drawing of
  • FIG. 1 schematically shows a TFT 10 according to an embodiment of the present invention.
  • 1A is a schematic plan view of the TFT 10
  • FIG. 1B is a schematic cross-sectional view taken along the line 1B-1B ′ in FIG. 1A
  • FIG. FIG. 3 is an equivalent circuit diagram of the TFT 10.
  • the TFT 10 has a dual gate structure, and electrically has a structure equivalent to two TFTs connected in series as shown in the equivalent circuit diagram of FIG.
  • the TFT 10 has an active layer 14 supported by a substrate (for example, a glass substrate) 11.
  • the active layer 14 is a semiconductor layer, and here includes a microcrystalline silicon film.
  • the active layer 14 includes channel regions 14c1 and 14c2, a source region 14s, a drain region 14d, and an intermediate region 14m formed between the two channel regions 14c1 and 14c2.
  • a case where one intermediate region 14m and two channel regions 14c1 and 14c2 are included is illustrated, but the present invention is not limited to this, and two or more intermediate regions and three or more channel regions may be included. .
  • the TFT 10 further contacts the source contact region 16s, a contact layer 16 having a source contact region 16s in contact with the source region 14s, a drain contact region 16d in contact with the drain region 14d, and an intermediate contact region 16m in contact with the intermediate region 14m.
  • the source electrode 18s, the drain electrode 18d in contact with the drain contact region 16d, the intermediate electrode 18m in contact with the intermediate contact region 16m, and the two channel regions 14c1, 14c2 and the intermediate region 14m are opposed to each other with the gate insulating film 13 therebetween.
  • the intermediate electrode 18m is a so-called floating electrode that does not form an electrical connection anywhere.
  • the TFT 10 further has a protective film 19 covering these.
  • the first channel region 14c1 is formed between the source region 14s and the intermediate region 14m
  • the second channel region 14c2 is formed between the drain region 14d and the intermediate region 14m.
  • the two channel regions 14c1 and 14c2, the source region 14s, the drain region 14d, and the intermediate region 14m are all formed in one continuous active layer 14. Further, the entire portion of the intermediate electrode 18m existing between the first channel region 14c1 and the second channel region 14c2 overlaps the gate electrode 12 with the intermediate region 14m and the gate insulating film 13 interposed therebetween.
  • the entire intermediate electrode 18m overlaps the gate electrode 12 through the intermediate region 14m and the gate insulating film 13, but the present invention is not limited to this.
  • the intermediate electrode 18m extends to the outside of the region between the first channel region 14c1 and the second channel region 14c2 located on both sides thereof, for example, in FIG.
  • the portion existing outside the region between the first channel region 14c1 and the second channel region 14c2 does not need to overlap the gate electrode 12 with the intermediate region 14m and the gate insulating film 13 interposed therebetween.
  • the TFT 10 is that the entire portion of the intermediate electrode 18m existing between the first channel region 14c1 and the second channel region 14c2 overlaps the gate electrode 12 with the intermediate region 14m and the gate insulating film 13 interposed therebetween. Unlike the TFTs described in Patent Documents 3 and 4 (TFT 90 shown in FIG. 2 as a comparative example), the TFT has advantages such as an excellent off-current reduction effect.
  • the TFT 10 is a bottom gate type (reverse stagger type) in which the gate electrode 12 is provided between the active layer 14 and the substrate 11, and In this channel etching type, the channels 14c1 and 14c2 are formed in the region where the active layer 14 is etched.
  • the active layer 14 of the TFT 10 is formed of a microcrystalline silicon film or a laminated film of a microcrystalline silicon film and an amorphous silicon film, and can be manufactured by using a conventional amorphous silicon TFT manufacturing process.
  • the microcrystalline silicon film can be formed using, for example, a plasma CVD method similar to the method for forming an amorphous silicon film, using silane gas diluted with hydrogen gas as a source gas.
  • microcrystalline silicon film will be described in detail.
  • the microcrystalline silicon film has a structure in which a crystalline silicon phase and an amorphous silicon phase are mixed.
  • the volume ratio of the amorphous phase in the microcrystalline silicon film can be controlled in the range of 5% to 95%, for example.
  • the volume ratio of the amorphous phase is preferably 5% or more and 40% or less, whereby the on / off ratio of the TFT can be more effectively improved.
  • the spectrum has the highest peak at a wavelength of 520 cm ⁇ 1 , which is the peak of crystalline silicon, and the peak of amorphous silicon. And has a broad peak at a wavelength of 480 cm ⁇ 1 .
  • 480cm peak height of the amorphous silicon around -1 becomes less crystalline 1 for example 1/30 or more peak height of silicon found in the vicinity of 520 cm -1.
  • the Raman scattering spectrum analysis is performed on the polycrystalline silicon film, almost no amorphous component is confirmed, and the peak height of the amorphous silicon becomes almost zero.
  • an amorphous phase may remain locally depending on crystallization conditions. Even in such a case, the volume ratio of the amorphous phase in the polycrystalline silicon film is approximately It is less than 5%, and the peak height of amorphous silicon by Raman scattering spectrum analysis is approximately less than 1/30 of the peak height of polycrystalline silicon.
  • the microcrystalline silicon film includes crystal grains and an amorphous phase.
  • a thin amorphous layer (hereinafter referred to as “incubation layer”) may be formed on the substrate side of the microcrystalline silicon film.
  • the thickness of the incubation layer is, for example, several nm although it depends on the film formation conditions of the microcrystalline silicon film. However, there are cases where the incubation layer is hardly seen depending on the deposition conditions and deposition method of the microcrystalline silicon film, particularly when using high-density plasma CVD.
  • the crystal grains contained in the microcrystalline silicon film are generally smaller than the crystal grains constituting the polycrystalline silicon film.
  • the average grain size of the crystal grains is approximately 2 nm to 300 nm.
  • the crystal grains may take a form extending in a column shape from the incubation layer to the upper surface of the microcrystalline silicon film.
  • the diameter of the crystal grains is about 10 nm and the volume fraction of the crystal grains with respect to the whole microcrystalline silicon film is 60% or more and 85% or less, a high-quality microcrystalline silicon film with few defects in the film can be obtained. it can.
  • the TFT 10 of the embodiment according to the present invention can reduce the off current of the TFT by a novel multi-gate structure.
  • FIG. 2 is a schematic view of a TFT 90 having a double gate structure described in Patent Documents 3 and 4,
  • FIG. 2 (a) is a schematic plan view
  • FIG. 2 (b) is a schematic view of FIG.
  • FIG. 2B is a schematic cross-sectional view taken along line 2B-2B ′.
  • the gate electrode 92 of the TFT 90 is bifurcated and has two gate branch portions 92a and 92b. Active layers 94a and 94b corresponding to the two gate branch portions 92a and 92b are separately formed through a gate insulating film 93 covering the gate electrode 92. A source region 94s, a first channel region 94c1, and a first intermediate region 94ma are formed in the active layer 94a. A drain region 94d, a second channel region 94c2, and a second channel region 94ma are formed in the active layer 94b. An intermediate region 94mb is formed.
  • the source electrode 98s is formed to face the source region 94s through the source contact layer 96s, and the drain electrode 98d is formed to face the drain region 94d through the drain contact layer 96d.
  • the TFT 90 further has a protective film 99 covering these.
  • the intermediate electrode 98m of the TFT 90 is formed to face the intermediate region 94ma through the intermediate contact layer 96ma and to face the intermediate region 94mb through the intermediate contact layer 96mb.
  • the intermediate electrode 98m is formed so as to straddle between the two active layers 94a and 94b and between the two gate branches 92a and 92b.
  • the intermediate electrode 98m includes the first channel region 94c1 and the first channel region 94c1. There is a portion that does not overlap any of the active layers 94 a and 94 b and the gate electrode 92 in the portion existing between the two-channel regions 94 c 2.
  • the equivalent circuit of the TFT 90 is the same as the equivalent circuit of the TFT 10 shown in FIG. 1C, but the TFT 10 has the following advantages over the TFT 90 due to the difference in the configuration of the intermediate electrode and the active layer. Yes.
  • the TFT 10 can reduce the off current more than the TFT 90. The reason will be described below.
  • the TFT 90 only the both ends of the intermediate electrode 98m are electrically connected to the active layers 94a and 94b via the intermediate contact layers 96ma and 96mb. It is connected. Accordingly, in the TFT 90, one end (the intermediate contact layer 96ma side) of the intermediate electrode 98m functions as a drain electrode for the source electrode 98s, and the other end (the intermediate contact layer 96mb side) of the intermediate electrode 98m is a source for the drain electrode 98d. It will function as an electrode. That is, the electric field concentrates on both end portions of the intermediate electrode 98m.
  • the entire intermediate electrode 18m is electrically connected to the active layer 14 through the intermediate contact layer 16m. Therefore, the intermediate electrode 18m itself functions as a drain electrode for the source electrode 18s and also functions as a source electrode for the drain electrode 18d. Therefore, the degree of electric field concentration at the intermediate electrode 18m of the TFT 10 is more relaxed than the degree of electric field concentration at both ends of the intermediate electrode 98m of the TFT 90. As a result, the off current of the TFT 10 is further smaller than the off current of the TFT 90, and the reliability of the TFT 10 is superior to the reliability of the TFT 90.
  • FIG. 3 shows an example of off current characteristics of the TFT 10 and the TFT 90.
  • FIG. 3 also shows the off-current characteristics of a TFT having a single gate structure.
  • the horizontal axis in FIG. 3 is the source-drain voltage Vds (V), and the vertical axis is the source-drain current Ids (A).
  • the gate voltage is 0 V
  • Ids indicates an off current.
  • the semiconductor layers of the TFT 10 and the TFT 90 used here are microcrystalline silicon films formed by a high density PECVD method.
  • the crystallinity of the microcrystalline silicon film is about 70% by Raman measurement, and the particle size is about 5 nm to 10 nm.
  • the TFT having the conventional dual gate structure has a smaller off current than the TFT having the single gate structure, and the TFT having the new dual gate structure according to the present invention further has an off current. small.
  • the electric field concentration in the intermediate electrode is alleviated, so that the off current can be reduced particularly when a high electric field is applied.
  • the horizontal axis of FIG. 4 is the gate voltage Vg (V), and the vertical axis is the source-drain current Ids (A).
  • the source-drain voltage Vds is 10V.
  • the dual gate structure is the same structure as the TFT 10 shown in FIG. 1, the single gate structure is a structure without the intermediate electrode 18m of the TFT 10, and the triple gate structure has two intermediate electrodes 18m of the TFT 10. It is a structure arranged in parallel. All channel lengths were 6 ⁇ m. That is, the single gate structure has one channel with a channel length of 6 ⁇ m (L6-SG), the dual gate structure has two channels with each channel length of 3 ⁇ m (L6-DG), and the triple gate structure has each channel It has three channels with a channel length of 2 ⁇ m (L6-TG).
  • L6-SG The result (L3-SG) of a single gate structure with a channel length of 3 ⁇ m is also shown in FIG.
  • the off-current can be reduced by adopting the dual gate structure and the triple gate structure. It can also be seen that the triple gate structure has a greater effect of reducing the off-current than the dual gate structure.
  • Table 1 shows the value of off-current between the source and drain when the gate voltage is 0 V and the source-drain voltage Vds is 40 V, and when the gate voltage is -29 V and the source-drain voltage Vds is 10 V. Indicates.
  • the off-current of the TFT can be effectively reduced.
  • the TFT can be made smaller than the TFT having the conventional multi-channel structure.
  • the TFT 10 has a smaller length in the channel direction than the TFT 90.
  • the length of the TFT 10 in the channel direction (direction from the source electrode 18s toward the drain electrode 18d) is given by 2L1 + 2L2 + L3, as can be seen from FIG.
  • L1 is the length of the region where the source electrode 18s overlaps the gate electrode 12 with the active layer 14 interposed therebetween, or the length of the region where the drain electrode 18d overlaps the gate electrode 12 with the active layer 14 interposed therebetween.
  • L2 is the length of each of the channel regions 14c1 and 14c2.
  • the length of the TFT 90 in the channel direction (the direction from the source electrode 98s to the drain electrode 98d) is given by 2L1 + 2L2 + 2L4 + L5, as can be seen from FIG.
  • L1 is the length of the region where the source electrode 98s overlaps the gate branch portion 92a with the active layer 94a interposed therebetween, or the length of the region where the drain electrode 98d overlaps the gate branch portion 92b with the active layer 94b interposed therebetween.
  • L2 is the length of each of the channel regions 94c1 and 94c2.
  • L4 is the length of the region where the intermediate electrode 98m overlaps the gate branch portion 92a with the active layer 94a interposed therebetween, or the length of the region where the intermediate electrode 98m overlaps the gate branch portion 92b with the active layer 94b interposed therebetween.
  • L1 3 ⁇ m
  • L2 4 ⁇ m
  • L4 3 ⁇ m
  • L5 5 ⁇ m
  • the TFT can be miniaturized by adopting the novel dual gate structure according to the present invention.
  • the active matrix substrate 100 exemplified here is used in a liquid crystal display device.
  • a gate electrode 12 is formed on a glass substrate 11.
  • the gate electrode 12 is formed by, for example, patterning a Ti / Al / Ti laminated film (for example, a thickness of 0.2 ⁇ m).
  • a gate bus line and a CS bus line can be formed using the same conductive film as the gate electrode 12.
  • a gate insulating film 13, a microcrystalline silicon film 14, and an N + silicon film 16 are successively formed in this order.
  • the gate insulating film 13 is formed, for example, by depositing a SiN x film (for example, a thickness of 0.4 ⁇ m) by a parallel plate type plasma CVD method.
  • a microcrystalline silicon film (for example, a thickness of 0.12 ⁇ m) 14 is formed by a high-density plasma CVD method.
  • the N + silicon film (for example, having a thickness of 0.05 ⁇ m) 16 is formed by a high density plasma CVD method or a parallel plate type plasma CVD method.
  • the SiN x film 13 is formed by using, for example, a film forming chamber having a parallel plate type (capacitive coupling type) electrode structure, a substrate temperature: 300 ° C., a pressure: 50 to 300 Pa, and a power density: 10 to 20 mW. / Cm 2 . Further, a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a film forming gas.
  • SiH 4 silane
  • NH 3 ammonia
  • N 2 nitrogen
  • the microcrystalline silicon film 14 is formed using ICP type high density PECVD under the conditions of substrate temperature: 250 to 350 ° C., pressure: 0.5 to 5 Pa, power density: 100 to 200 mW / cm 2 , Silane gas diluted with hydrogen gas is used as a film forming gas.
  • the flow ratio of silane (SiH 4 ) and hydrogen (H 2 ) is 1: 1 to 1:10.
  • the N + silicon film 16 is formed using a film forming chamber having a parallel plate type (capacitive coupling type) electrode structure, substrate temperature: 250 to 300 ° C., pressure: 50 to 300 Pa, power density: 10 to It carried out under conditions of 20mW / cm 2. Further, as a film forming gas, a mixed gas of silane (SiH 4 ), hydrogen (H 2 ), and phosphine (PH 3 ) is used.
  • the microcrystalline silicon film 14 and the N + silicon film 16 are patterned to obtain the active layer 14 and the contact layer 16.
  • a metal film (so-called source metal) is formed so as to cover the contact layer 16, and patterned to form a source electrode 18s, a drain electrode 18d, and an intermediate electrode 18m.
  • a metal film for example, a laminated film of Al / Mo can be used.
  • a contact layer (N + silicon layer) 16 is etched by dry etching using a mask (for example, a photoresist layer) used for etching the metal film, thereby providing a source contact region 16s, a drain contact region 16d, and an intermediate contact. Separated into area 16m. At this time, a part of the active layer (microcrystalline silicon film) 14 is also etched (channel etch). The remaining film thickness of the active layer 14 is about 40 nm.
  • a protective film 19 is formed.
  • the protective film 19 for example, a SiN x film formed by plasma CVD can be used. In this way, the TFT 10 is obtained.
  • a planarizing film 22 is formed.
  • the planarization film 22 is formed using, for example, an organic resin film.
  • Contact holes 22 a are formed in the planarizing film 22 and the protective film 19.
  • a pixel electrode 24 is formed by forming a transparent conductive film (for example, ITO film) and patterning it. The pixel electrode 24 is connected to the drain electrode 18d in the contact hole 22a.
  • the active matrix substrate 100 having the TFT 10 connected to the pixel electrode 24 is obtained.
  • FIG. 6A is a schematic plan view of the TFT 10A
  • FIG. 6B is a schematic plan view of the TFT 10B.
  • the cross-sectional structures of the TFT 10A and TFT 10B are the same as the cross-sectional structure of the TFT 10 shown in FIG.
  • the TFT 10A shown in FIG. 6A has a dual gate structure similar to the TFT 10 shown in FIG.
  • the TFT 10A has a gate electrode 12, an active layer 14, a source electrode 18sa, a drain electrode 18da, and an intermediate electrode 18ma formed on a substrate (not shown).
  • Contact layers are formed between the electrodes 18sa, 18da and 18ma and the active layer 14, respectively.
  • a region where the active layer 14 overlaps the source electrode 18sa via the contact layer is a source region
  • a region where the active layer 14 overlaps the drain electrode 18da via the contact layer is a drain region
  • the active layer 14 is A region overlapping the intermediate electrode 18ma through the contact layer is an intermediate region.
  • the source region has the same shape as the source electrode 18sa
  • the drain region has the same shape as the drain electrode 18da
  • the intermediate region has the same shape as the intermediate electrode 18ma. .
  • the TFT 10A is characterized in that the area of the portion where the gate electrode 12 overlaps the drain region is smaller than the area of the portion where the gate electrode 12 overlaps the source region.
  • the intermediate electrode 18ma has a recess 18ma2, and the drain electrode 18da has a portion 18da1 protruding into the recess 18ma2 of the intermediate electrode 18ma.
  • a portion where the drain electrode 18da overlaps with the gate electrode 12 through the active layer 14 (that is, the drain region) is a portion 18da1 protruding thinly from the main body.
  • the drain electrode 18d of the TFT 10 shown in FIG. 1A the drain electrode 18da of the TFT 10A has a small area where it overlaps the gate electrode 12 with the active layer 14 in between.
  • the source electrode 18sa has a recess 18sa1
  • the intermediate electrode 18ma has a portion 18ma1 protruding into the recess 18sa1 of the source electrode 18sa.
  • the source electrode 18sa of the TFT 10A has a large area where it overlaps the gate electrode 12 through the active layer 14.
  • the drain electrode 18da, the intermediate electrode 18ma, and the source electrode 18sa have the shapes as described above. Therefore, the area of the portion where the gate electrode 12 overlaps the drain region is as follows. The area of the portion where the gate electrode 12 overlaps the source region is smaller.
  • the configuration on the right side of the intermediate electrode 18ma of the TFT 10A in FIG. 6A is the same as the configuration on the right side of the intermediate electrode 18m of the TFT 10 shown in FIG.
  • the area of the portion overlapping with the drain electrode 18d is smaller than the area of the portion where the gate electrode 12 overlaps with the source electrode 18sa via the active layer.
  • the gate electrode 12 overlaps the drain region.
  • a configuration in which the area of the portion is smaller than the area of the portion where the gate electrode 12 overlaps the source region can be obtained.
  • FIG. 7 shows the result of determining the relationship between the gate voltage Vg (V) and the source-drain current Ids (A) for the TFT 10A shown in FIG. 6A and the TFT 10B shown in FIG. 6B. Show.
  • the horizontal axis in FIG. 7 is the gate voltage Vg (V), and the vertical axis is the source-drain current Ids (A).
  • the results show that the source-drain voltage Vds (V) is 5V and 10V.
  • the TFT 10B illustrated in FIG. 6B corresponds to a TFT 10A illustrated in FIG. 6A in which the source side and the drain side are interchanged.
  • the drain electrode 18db has a recess 18db1
  • the intermediate electrode 18mb has a portion 18mb2 protruding into the recess 18db1 of the drain electrode 18db.
  • the intermediate electrode 18mb has a recess 18mb1
  • the source electrode 18sb has a portion 18sb1 protruding into the recess 18mb1 of the intermediate electrode 18mb. Accordingly, in the TFT 10B, the area of the portion where the gate electrode 12 overlaps the drain region is larger than the area of the portion where the gate electrode 12 overlaps the source region.
  • the off-current of the TFT 10A is smaller than that of the TFT 10B when the source-drain voltage Vds (V) is 5 V or 10 V. From this, it can be seen that the off-current of the TFT can be reduced by reducing the area of the portion where the gate electrode 12 overlaps the drain region.
  • the magnitude of the off-current depends on the area of the portion where the gate electrode 12 overlaps the drain region. In that sense, the relative magnitude relationship with the area of the portion where the gate electrode 12 overlaps the source region is not important. Absent. However, if the area of the portion where the gate electrode 12 overlaps the drain region is reduced in order to reduce the off-current of the TFT, the area of the portion where the gate electrode 12 overlaps the drain region becomes smaller than the portion where the gate electrode 12 overlaps the source region. The asymmetric configuration is smaller than the area.
  • the TFT characteristics depend on the channel width, and it is preferable that the channel width is large.
  • the channel region can be made U-shaped and the channel width can be increased.
  • FIG. 8A shows a schematic plan view of the TFT 10C according to the embodiment of the present invention.
  • the TFT 10C has a dual gate structure like the TFT 10 shown in FIG.
  • the intermediate electrode 18mc included in the TFT 10C has an H shape, and has U-shaped concave portions on the drain side and the source side.
  • the drain electrode 18dc and the source electrode 18sc each have a portion protruding into the recess of the intermediate electrode 18mc.
  • the TFT 10C has a smaller area where the gate electrode 12 overlaps the drain region and a larger width of the two channel regions than the TFT 10. Therefore, the TFT 10C has a smaller off-current and superior TFT characteristics than the TFT 10.
  • FIG. 8B is a schematic plan view of the TFT 10D according to the embodiment of the present invention.
  • the TFT 10D has a triple gate structure including two intermediate electrodes 18md1 and 18md2, whereas the TFT 10A shown in FIG. 6A has a dual gate structure. That is, the first channel region is formed between the source electrode 18sd and the first intermediate electrode 18md1, the second channel region is formed between the drain electrode 18dd and the second intermediate electrode 18md2, and the first channel region is formed. A third channel region is formed between the intermediate electrode 18md1 and the second intermediate electrode 18md2.
  • a first intermediate contact region is formed in the contact layer under the first intermediate electrode 18md1, and the first intermediate region is formed in the active layer under the first intermediate contact region. Is formed.
  • a second intermediate contact region is formed in the contact layer under the second intermediate electrode 18 md 2, and a second intermediate region is formed in the active layer under the second intermediate contact region.
  • the portion functioning as the drain electrode for each of the three channels of the TFT 10D is a protruding portion (the protruding portion of the intermediate electrodes 18md1 and 18md2 and the protruding portion of the drain electrode 18dd), and the area overlapping the gate electrode 12 Therefore, the effect of reducing off-state current is large.
  • each of the three channels functions as a source electrode having a U-shaped concave portion, and a protruding portion of the intermediate electrodes 18md1 and 18md2 or a protruding portion of the drain electrode 18dd exists in each concave portion. Yes. Therefore, the width of the three channel regions is large and has excellent TFT characteristics.
  • FIG. 8C is a schematic plan view of the TFT 10E according to the embodiment of the present invention.
  • the TFT 10E has a triple gate structure including two intermediate electrodes 18me1 and 18me2 similarly to the TFT 10D shown in FIG. 8B. That is, a first channel region is formed between the source electrode 18se and the first intermediate electrode 18me1, and a second channel region is formed between the drain electrode 18de and the second intermediate electrode 18me2. A third channel region is formed between the intermediate electrode 18me1 and the second intermediate electrode 18me2.
  • the second intermediate electrode 18me2 has an H shape, and has U-shaped concave portions on the drain side and the source side.
  • the protruding portion of the drain electrode 18de exists in one recess of the second intermediate electrode 18me2, and one end of the rectangular first intermediate electrode 18me1 exists in the other recess of the second intermediate electrode 18me2.
  • the source electrode 18se has a U-shaped recess, and the other end of the first intermediate electrode 18me1 exists in the recess of the source electrode 18se.
  • the TFT 10E also has an advantage that the area of the portion where the gate electrode 12 overlaps the drain region is smaller than the area of the portion where the gate electrode 12 overlaps the source region, and the off current is small.
  • FIG. 9A shows a schematic cross-sectional view of a TFT 10F according to an embodiment of the present invention.
  • the TFT 10 shown in FIG. 1 is a channel etching type TFT, but the TFT 10F is different in that it has an etch stop layer 17.
  • the TFT 10F is manufactured by adding a step of forming an etch stop layer 17 after forming the microcrystalline silicon film 14 in the manufacturing process of the TFT 10 shown in FIG.
  • the etch stop layer 17 is formed, for example, by depositing and patterning a SiN x film (for example, a thickness of 0.15 ⁇ m).
  • the active layer (microcrystalline silicon) is separated when the contact layer (N + silicon layer) 16 is etched to be separated into the source contact region 16s, the drain contact region 16d, and the intermediate contact region 16m.
  • the film 14 is not etched. Therefore, there is an advantage that the thickness of the active layer 14 can be controlled by the film forming process. Further, there is an advantage that the active layer 14 is not damaged by etching. Furthermore, since the gate insulating film 13, the active layer 14, and the etch stop layer 17 can be continuously formed, an advantage that the process stability is high is also obtained.
  • the TFT of the embodiment according to the present invention may be a top gate type (stagger type) TFT, as shown in FIGS. 9B and 9C.
  • the TFT 10G shown in FIG. 9B includes a source electrode 18sg, an intermediate electrode 18mg, and a drain electrode 18dg formed on the glass substrate 11, and a source contact region 16sg and a drain contact region 16dg formed so as to cover them. And an intermediate contact region 16 mg.
  • An active layer 14g is formed so as to cover the source contact region 16sg, the drain contact region 16dg, and the intermediate contact region 16mg, and a gate insulating film 13g is formed thereon.
  • the gate electrode 12g is formed so as to overlap the entire intermediate electrode 18mg (the portion existing between the two channels), a part of the source electrode 18sg, and a part of the drain electrode 18dg through the gate insulating film 13g. ing.
  • the TFT 10G also has a double gate structure like the TFT 10.
  • a source lead electrode 18sg1 and a drain lead electrode 18dg1 are formed from the same conductive layer as the gate electrode 12g, and in the contact holes formed in the gate insulating film 13g, the active layer 14g, and the contact regions 16sg and 16dg, Each is electrically connected to the source electrode 18sg and the drain electrode 18dg.
  • the top gate type when the top gate type is adopted, there is an advantage that the vicinity of the uppermost surface of the active layer 14 formed of the microcrystalline silicon film can be used as the channel region.
  • a microcrystalline silicon film is formed on a substrate, a layer made of an amorphous phase called an incubation layer may be formed in the lowermost layer.
  • the portion in contact with the substrate is formed at the initial stage of film formation, it easily contains voids and has low mobility.
  • the incubation layer since the incubation layer is not included in the channel region, the high mobility of the microcrystalline silicon film can be effectively used.
  • the TFT 10H shown in FIG. 9C has an active layer 14h formed on the substrate 11, a source contact region 16sh formed on the active layer 14h, a drain contact region 16dh, and an intermediate contact region 16mh. Yes. Each contact region is divided by channel etching like the TFT 10.
  • a gate insulating film 13h is formed so as to cover the active layer 14h, the source contact region 16sh, the drain contact region 16dh, and the intermediate contact region 16mh.
  • the gate electrode 12h is connected to the whole intermediate contact region 16mh (here also serving as the intermediate electrode) (a portion existing between two channels), a part of the source contact region 16sh, and the drain contact region via the gate insulating film 13h.
  • the TFT 10h also has a double gate structure like the TFT 10.
  • a source lead electrode 18sh and a drain lead electrode 18dh are formed from the same conductive layer as the gate electrode 12h.
  • the TFT 10H also has a top gate structure, the advantage that the vicinity of the uppermost surface of the active layer 14h formed from the microcrystalline silicon film can be used as a channel region is obtained as in the TFT 10G. Further, in the TFT 10H, since the intermediate contact region 16mh also serves as the intermediate electrode, there is an advantage that the step of forming the intermediate electrode can be omitted.
  • the configuration in which the intermediate contact region also serves as the intermediate electrode is not limited to the TFT 10H, and can be applied to other TFTs described above.
  • the TFT according to the embodiment of the present invention may be either a bottom gate type or a top gate type, and can reduce an off-current.
  • the TFT according to the embodiment of the present invention can have high mobility and low off-state current by including a microcrystalline silicon film as an active layer. This is effective not only when the active layer has only a microcrystalline silicon film but also when it has a laminated film of a microcrystalline silicon film and an amorphous silicon film. Note that in order to utilize the high mobility of the microcrystalline silicon film, it is preferable that the microcrystalline silicon film be disposed closer to the gate electrode than the amorphous silicon film so that a channel is formed in the microcrystalline silicon film.
  • the TFT according to the embodiment of the present invention has been described by taking the semiconductor film formed only of silicon as an example.
  • the embodiment according to the present invention is not limited to the type of the semiconductor film, and it is desirable to reduce the off current.
  • the present invention can be applied to a TFT having another microcrystalline semiconductor film, for example, a microcrystalline SiGe film or a microcrystalline SiC film.
  • the TFT according to the embodiment of the present invention can be used not only as a TFT for a pixel but also as a TFT for a peripheral circuit such as a driver.
  • the semiconductor element of the present invention includes a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, and a flat panel X-ray image sensor device.
  • a circuit substrate such as an active matrix substrate
  • a liquid crystal display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device
  • EL organic electroluminescence
  • inorganic electroluminescence display device an inorganic electroluminescence display device
  • flat panel X-ray image sensor device a flat panel X-ray image sensor device.
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as imaging devices, image input devices, and fingerprint readers.

Abstract

　本発明の半導体素子１０は、基板１１に支持された、チャネル領域１４ｃ１、１４ｃ２と、ソース領域１４ｓと、ドレイン領域１４ｄと、２つのチャネル領域１４ｃ１、１４ｃ２の間に形成された中間領域１４ｍとを有する活性層１４と、ソースコンタクト領域１６ｓと、ドレインコンタクト領域１６ｄと、中間コンタクト領域１６ｍとを有するコンタクト層１６と、ソース電極１８ｓ、ドレイン電極１８ｄおよび中間電極１８ｍと、２つのチャネル領域および中間領域にゲート絶縁膜１３を間に介して対向するゲート電極１２とを有する。中間電極１８ｍの、第１チャネル領域１４ｃ１と第２チャネル領域１４ｃ２との間に存在する部分の全体が、中間領域１４ｍおよびゲート絶縁膜１３を介してゲート電極１２と重なっている。

Description

半導体素子
　本発明は、半導体素子に関し、特に基板に支持された半導体層を有する半導体素子に関する。
　近年、画素ごとに薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を有する液晶表示装置や有機ＥＬ表示装置が普及している。ＴＦＴは、ガラス基板などの基板上に形成された半導体層を利用して作製される。ＴＦＴが形成された基板は、アクティブマトリクス基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜におけるキャリア移動度はアモルファスシリコン膜よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そこで、画素用のＴＦＴだけでなく、ドライバーなどの周辺回路用のＴＦＴの一部又は全部を多結晶シリコンＴＦＴで構成した表示パネルが開発されつつある。
　しかしながら、多結晶シリコンＴＦＴを作製するためには、アモルファスシリコン膜を結晶化させるためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。従って、現在、多結晶シリコンＴＦＴは主に中型および小型の表示装置に用いられ、アモルファスシリコンＴＦＴは、大型の表示装置に用いられている。
　近年、表示装置の大型化に加え、高画質化および低消費電力化に対する要求が高まるなか、アモルファスシリコンＴＦＴよりも高性能で製造コストの低い、微結晶シリコン（μｃ－Ｓｉ）膜を活性層として用いたＴＦＴが提案されている（特許文献１、特許文献２および非特許文献１）。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
　微結晶シリコン膜は、結晶相とアモルファス相とを有するシリコン膜であり、微結晶粒がアモルファス相中に分散した組織を有する。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さく（数百ｎｍ以下）、柱状結晶となることもある。
　微結晶シリコン膜は、プラズマＣＶＤ法などを用いて形成することができ、結晶化のための熱処理を必要とせず、アモルファスシリコン膜用の製造設備をそのまま用いることができる。また、微結晶シリコン膜は、アモルファスシリコン膜よりも高いキャリア移動度を有しているので、アモルファスシリコンＴＦＴよりも高性能なＴＦＴを得ることができる。
　例えば、特許文献１には、ＴＦＴの活性層として微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴの１．５倍のオン電流が得られることが記載されている。また、非特許文献１には、微結晶シリコンおよびアモルファスシリコンからなる半導体膜を用いることにより、ＯＮ／ＯＦＦ電流比が１０6、移動度が約１ｃｍ2／Ｖｓ、閾値が約５ＶのＴＦＴが得られることが記載されている。
　さらに、特許文献２には、微結晶シリコンを用いた逆スタガ型のＴＦＴが開示されている。
　上述したように、微結晶シリコンＴＦＴは有利な点を有しているにも拘わらず、現在まで実用化に至っていない。その理由の１つは、微結晶シリコンＴＦＴのオフ電流（＝リーク電流）が高いことにある。
　ＴＦＴのオフ電流を低減する方法として、多結晶シリコンＴＦＴで利用されているマルチゲート構造の導入が考えられる。例えば、特許文献３および４には、マルチゲート構造を有する微結晶シリコンＴＦＴを用いた液晶表示装置および有機ＥＬ表示装置が開示されている。
特開平６－１９６７０１号公報 特開平５－３０４１７１号公報 特開２００５－５１２１１号公報 特開２００５－４９８３２号公報
Ｚｈｏｎｇｙａｎｇ　Ｘｕ他「Ａ　Ｎｏｖｅｌ　Ｔｈｉｎ－ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒｓ　Ｗｉｔｈ　μｃ－Ｓｉ／ａ－Ｓｉ　Ｄｕａｌ　Ａｃｔｉｖｅ　Ｌａｙｅｒ　Ｓｔｒｕｃｔｕｒｅ　Ｆｏｒ　ＡＭ－ＬＣＤ」　ＩＤＷ’９６　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｔｈｅ　Ｔｈｉｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｄｉｓｐｌａｙ　Ｗｏｒｋｓｈｏｐｓ　ＶＯＬＵＭＥ　１、１９９６、ｐ．１１７～１２０
　しかしながら、本発明者の検討によると、特許文献３および４に記載されたマルチゲート構造を有するＴＦＴでは、後に比較例を示して具体的に説明するように、オフ電流を十分に低減できないという問題がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その主な目的は、オフ電流を従来よりも低減することが可能な半導体素子を提供することにある。
　本発明の半導体素子は、基板に支持された、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域と、前記少なくとも２つのチャネル領域の間に形成された少なくとも１つの中間領域とを有する活性層と、前記ソース領域と接するソースコンタクト領域と、前記ドレイン領域と接するドレインコンタクト領域と、前記少なくとも１つの中間領域に接する少なくとも１つの中間コンタクト領域とを有するコンタクト層と、前記ソースコンタクト領域に接するソース電極、前記ドレインコンタクト領域に接するドレイン電極および、前記少なくとも１つの中間コンタクト領域に接する少なくとも１つの中間電極と、前記少なくとも２つのチャネル領域および前記少なくとも１つの中間領域に、ゲート絶縁膜を間に介して対向するゲート電極とを有し、前記少なくとも２つのチャネル領域は、前記ソース領域と前記少なくとも１つの中間領域との間に形成された第１チャネル領域と、前記ドレイン領域と前記少なくとも１つの中間領域との間に形成された第２チャネル領域とを含み、前記少なくとも１つの中間電極の、前記第１チャネル領域と前記第２チャネル領域との間に存在する部分の全体が、前記少なくとも１つの中間領域および前記ゲート絶縁膜を介して前記ゲート電極と重なっていることを特徴とする。
　ある実施形態において、前記ゲート電極は、前記ソース領域および前記ドレイン領域と重なる部分を更に有し、前記ゲート電極が前記ドレイン領域と重なる部分の面積は、前記ゲート電極が前記ソース領域と重なる部分の面積よりも小さい。
　ある実施形態において、前記基板に垂直な方向から見たとき、前記中間電極は凹部を有し、前記ドレイン電極は前記中間電極の前記凹部内に突き出た部分を有する。
　ある実施形態において、前記基板に垂直な方向から見たとき、前記ソース電極は凹部を有し、前記少なくとも１つの中間電極は前記ソース電極の前記凹部内に突き出た部分を有する。
　ある実施形態において、前記少なくとも１つの中間領域は第１中間領域および第２中間領域を有し、前記少なくとも１つの中間コンタクト領域は第１中間コンタクト領域および第２中間コンタクト領域を有し、前記少なくとも１つの中間電極は第１中間電極および第２中間電極を有し、前記少なくとも２つのチャネル領域は第３チャネル領域を更に有し、前記第１チャネル領域は前記ソース電極と前記第１中間電極との間に形成されており、前記第２チャネル領域は前記ドレイン電極と前記第２中間電極との間に形成されており、前記第３チャネル領域は前記第１中間電極と第２中間電極との間に形成されている。
　ある実施形態において、前記活性層は結晶粒およびアモルファス相を有する微結晶半導体膜を含む。前記活性層は、前記微結晶半導体膜として微結晶シリコン膜を含む。
　ある実施形態において、前記ゲート電極は、前記活性層と前記基板との間に設けられている。
　ある実施形態において、前記活性層は、前記ゲート電極と前記基板との間に設けられている。
　ある実施形態において、前記少なくとも１つの中間コンタクト領域が前記少なくとも１つの中間電極を兼ねる。
　即ち、ある実施形態の半導体素子は、基板に支持された、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域と、前記少なくとも２つのチャネル領域の間に形成された少なくとも１つの中間領域とを有する活性層と、前記ソース領域と接するソースコンタクト領域と、前記ドレイン領域と接するドレインコンタクト領域と、前記少なくとも１つの中間領域に接する少なくとも１つの中間コンタクト領域とを有するコンタクト層と、前記ソースコンタクト領域に接するソース電極と、前記ドレインコンタクト領域に接するドレイン電極と、前記少なくとも２つのチャネル領域および前記少なくとも１つの中間領域に、ゲート絶縁膜を間に介して対向するゲート電極とを有し、前記少なくとも２つのチャネル領域は、前記ソース領域と前記少なくとも１つの中間領域との間に形成された第１チャネル領域と、前記ドレイン領域と前記少なくとも１つの中間領域との間に形成された第２チャネル領域とを含み、前記少なくとも１つの中間コンタクト領域の、前記第１チャネル領域と前記第２チャネル領域との間に存在する部分の全体が、前記少なくとも１つの中間領域および前記ゲート絶縁膜を介して前記ゲート電極と重なっている。
　ある実施形態において、前記活性層は、前記ゲート電極と前記基板との間に設けられている。
　本発明のアクティブマトリクス基板は、上記のいずれかの半導体素子を備えることを特徴とする。
　本発明の表示装置は、上記のいずれかの半導体素子を備えることを特徴とする。
　本発明によると、オフ電流を従来よりも低減することが可能な半導体素子が提供される。本発明は、活性層が微結晶シリコン膜を含むＴＦＴのオフ電流を低減することができる点において特に有効であるが、半導体膜の種類に拘わらずＴＦＴのオフ電流を低減できる。
（ａ）は本発明による実施形態のＴＦＴ１０の模式的な平面図であり、（ｂ）は（ａ）中の１Ｂ－１Ｂ’線に沿った模式的な断面図であり、（ｃ）はＴＦＴ１０の等価回路図である。 （ａ）は従来のダブルゲート構造を有するＴＦＴ９０の模式的な平面図であり、（ｂ）は（ａ）中の２Ｂ－２Ｂ’線に沿った模式的な断面図である。 ＴＦＴ１０およびＴＦＴ９０のオフ電流特性の例を示すグラフである。 シングルゲート構造、デュアルゲート構造およびトリプルゲート構造を有するＴＦＴについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を示すグラフである。 （ａ）～（ｆ）は、ＴＦＴ１０を備えるアクティブマトリクス基板１００の製造方法を説明するための模式的な断面図である。 （ａ）は本発明による実施形態のＴＦＴ１０Ａの模式的な平面図であり、（ｂ）は本発明による実施形態のＴＦＴ１０Ｂの模式的な平面図である。 ＴＦＴ１０ＡおよびＴＦＴ１０Ｂについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を示すグラフである。 （ａ）は本発明による実施形態のＴＦＴ１０Ｃの模式的な平面図であり、（ｂ）は本発明による実施形態のＴＦＴ１０Ｄの模式的な平面図であり、（ｃ）は本発明による実施形態のＴＦＴ１０Ｅの模式的な平面図である。 （ａ）は本発明による実施形態のＴＦＴ１０Ｆの模式的な断面図であり、（ｂ）は本発明による実施形態のＴＦＴ１０Ｇの模式的な断面図であり、（ｃ）は本発明による実施形態のＴＦＴ１０Ｈの模式的な断面図である。
　以下、図面を参照して、本発明の半導体素子の実施形態を説明する。以下では、微結晶シリコン膜を活性層に備えるＴＦＴを例示するが、本発明はこれに限られない。
　図１に本発明による実施形態のＴＦＴ１０を模式的に示す。図１（ａ）はＴＦＴ１０の模式的な平面図であり、図１（ｂ）は図１（ａ）中の１Ｂ－１Ｂ’線に沿った模式的な断面図であり、図１（ｃ）はＴＦＴ１０の等価回路図である。
　ＴＦＴ１０は、デュアルゲート構造を有し、電気的には、図１（ｃ）の等価回路図に示すように、直列に接続された２つのＴＦＴと等価な構造を有している。
　ＴＦＴ１０は、基板（例えばガラス基板）１１に支持された活性層１４を有する。活性層１４は、半導体層であり、ここでは微結晶シリコン膜を含む。活性層１４は、チャネル領域１４ｃ１および１４ｃ２と、ソース領域１４ｓと、ドレイン領域１４ｄと、２つのチャネル領域１４ｃ１および１４ｃ２の間に形成された中間領域１４ｍとを有する。ここでは、１つの中間領域１４ｍと、２つのチャネル領域１４ｃ１および１４ｃ２とを有する場合を例示するが、これに限られず、２以上の中間領域と、３以上のチャネル領域とを有してもよい。
　ＴＦＴ１０は、さらに、ソース領域１４ｓと接するソースコンタクト領域１６ｓと、ドレイン領域１４ｄと接するドレインコンタクト領域１６ｄと、中間領域１４ｍに接する中間コンタクト領域１６ｍとを有するコンタクト層１６と、ソースコンタクト領域１６ｓに接するソース電極１８ｓ、ドレインコンタクト領域１６ｄに接するドレイン電極１８ｄおよび、中間コンタクト領域１６ｍに接する中間電極１８ｍと、２つのチャネル領域１４ｃ１、１４ｃ２および中間領域１４ｍに、ゲート絶縁膜１３を間に介して対向するゲート電極１２とを有する。中間電極１８ｍは、どこにも電気的な接続を形成しない、いわゆるフローティング電極である。ＴＦＴ１０は、これらを覆う保護膜１９をさらに有している。
　第１チャネル領域１４ｃ１は、ソース領域１４ｓと中間領域１４ｍとの間に形成されており、第２チャネル領域１４ｃ２は、ドレイン領域１４ｄと中間領域１４ｍとの間に形成されている。また、２つのチャネル領域１４ｃ１および１４ｃ２と、ソース領域１４ｓと、ドレイン領域１４ｄと、中間領域１４ｍは、全て１つの連続した活性層１４に形成されている。また、中間電極１８ｍの、第１チャネル領域１４ｃ１と第２チャネル領域１４ｃ２との間に存在する部分の全体が、中間領域１４ｍおよびゲート絶縁膜１３を介してゲート電極１２と重なっている。
　ここでは、中間電極１８ｍの全体が、中間領域１４ｍおよびゲート絶縁膜１３を介してゲート電極１２と重なっているが、これに限られない。例えば、中間電極１８ｍが、その両側に位置する第１チャネル領域１４ｃ１と第２チャネル領域１４ｃ２との間の領域外にまで延設されている場合、例えば、図１（ａ）において、上下方向に延びている場合、第１チャネル領域１４ｃ１と第２チャネル領域１４ｃ２との間の領域外に存在する部分は、中間領域１４ｍおよびゲート絶縁膜１３を介してゲート電極１２と重なる必要がない。
　ＴＦＴ１０は、中間電極１８ｍの、第１チャネル領域１４ｃ１と第２チャネル領域１４ｃ２との間に存在する部分の全体が、中間領域１４ｍおよびゲート絶縁膜１３を介してゲート電極１２と重なっている点において、特許文献３および４に記載のＴＦＴ（比較例として図２に示すＴＦＴ９０）と異なり、オフ電流の低減効果に優れる等の利点を有している。
　なお、ＴＦＴ１０は、図１（ｂ）に示す断面構造から明らかなように、ゲート電極１２が活性層１４と基板１１との間に設けられているボトムゲート型（逆スタガー型）であり、かつ、活性層１４がエッチングされた領域にチャネル１４ｃ１および１４ｃ２が形成されているチャネルエッチング型である。
　ＴＦＴ１０の活性層１４は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜とから形成されており、従来のアモルファスシリコンＴＦＴの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。
　ここで、微結晶シリコン膜について詳しく説明する。
　微結晶シリコン膜は、結晶質シリコン相とアモルファスシリコン相とが混在した構造を有する。微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。なお、アモルファス相の体積率は好ましくは５％以上４０％以下であり、これにより、ＴＦＴのオンオフ比をより効果的に改善できる。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶質シリコンのピークである５２０ｃｍ-1の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1の波長でブロードなピークを有する。４８０ｃｍ-1付近のアモルファスシリコンのピーク高さは、５２０ｃｍ-1付近にみられる結晶質シリコンのピーク高さの例えば１／３０以上１以下となる。
　比較のため、多結晶シリコン膜に対してラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコンのピークの高さはほぼゼロとなる。なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
　微結晶シリコン膜は、結晶粒と、アモルファス相とを含んでいる。また、微結晶シリコン膜の基板側には、薄いアモルファス層（以下、「インキュベーション層」という）が形成されることがある。インキュベーション層の厚さは、微結晶シリコン膜の成膜条件にもよるが、例えば数ｎｍである。ただし、特に高密度プラズマＣＶＤを用いる場合など、微結晶シリコン膜の成膜条件、成膜方法によってはインキュベーション層がほとんど見られない場合もある。
　微結晶シリコン膜に含まれる結晶粒は、一般に、多結晶シリコン膜を構成する結晶粒よりも小さい。微結晶シリコン膜の断面を、透過型電子顕微鏡（ＴＥＭ）を用いて観察すると、結晶粒の平均粒径は概ね２ｎｍ以上３００ｎｍ以下である。結晶粒は、インキュベーション層から微結晶シリコン膜の上面まで柱状に延びる形態をとることもある。結晶粒の直径が約１０ｎｍで、かつ、微結晶シリコン膜の全体に対する結晶粒の体積分率が６０％以上８５％以下のとき、膜中の欠陥が少ない良質の微結晶シリコン膜を得ることができる。
　微結晶シリコンは、結晶粒を含むので、アモルファスシリコンよりもキャリア移動度が高い反面、アモルファスシリコンに比べてバンドギャップが小さく、また、膜中に欠陥が形成されやすいので、微結晶シリコンＴＦＴはオフ電流が大きくなってしまうという問題がある。本発明による実施形態のＴＦＴ１０は、新規なマルチゲート構造によって、ＴＦＴのオフ電流を低減することができる。
　ここで、図２を参照して比較例のＴＦＴ９０の構造を説明する。図２は、特許文献３および４に記載されているダブルゲート構造を有するＴＦＴ９０の模式図であり、図２（ａ）は模式的な平面図であり、図２（ｂ）は図２（ａ）中の２Ｂ－２Ｂ’線に沿った模式的な断面図である。
　ＴＦＴ９０が有するゲート電極９２は、２股に分岐されており、２つのゲート枝部９２ａと９２ｂとを有している。ゲート電極９２を覆うゲート絶縁膜９３を介して、２つのゲート枝部９２ａおよび９２ｂのそれぞれに対応する活性層９４ａおよび９４ｂが別々に形成されている。活性層９４ａには、ソース領域９４ｓと、第１チャネル領域９４ｃ１と、第１中間領域９４ｍａとが形成されており、活性層９４ｂには、ドレイン領域９４ｄと、第２チャネル領域９４ｃ２と、第２中間領域９４ｍｂとが形成されている。ソース電極９８ｓはソースコンタクト層９６ｓを介してソース領域９４ｓに対向するように形成されており、ドレイン電極９８ｄは、ドレインコンタクト層９６ｄを介してドレイン領域９４ｄに対向するように形成されている。ＴＦＴ９０は、これらを覆う保護膜９９をさらに有している。
　ＴＦＴ９０の中間電極９８ｍは、中間コンタクト層９６ｍａを介して中間領域９４ｍａと対向するとともに、中間コンタクト層９６ｍｂを介して中間領域９４ｍｂと対向するように形成されている。中間電極９８ｍは、２つの活性層９４ａと９４ｂとの間、および、２つのゲート枝部９２ａと９２ｂとの間を跨ぐように形成されており、中間電極９８ｍの、第１チャネル領域９４ｃ１と第２チャネル領域９４ｃ２との間に存在する部分に、活性層９４ａ、９４ｂおよびゲート電極９２のいずれとも重ならない部分がある。
　ＴＦＴ９０の等価回路は図１（ｃ）に示したＴＦＴ１０の等価回路と同じであるが、中間電極および活性層の構成の違いに起因して、ＴＦＴ１０はＴＦＴ９０に比べて下記の利点を有している。
　まず、ＴＦＴ１０はＴＦＴ９０よりもオフ電流を低減できる。理由を以下に説明する。
　図２（ａ）および（ｂ）に示したように、ＴＦＴ９０においては、中間電極９８ｍは、中間電極９８ｍの両端部分だけが中間コンタクト層９６ｍａおよび９６ｍｂを介して活性層９４ａおよび９４ｂに電気的に接続されている。従って、ＴＦＴ９０においては、中間電極９８ｍの一端（中間コンタクト層９６ｍａ側）が、ソース電極９８ｓに対するドレイン電極として機能し、中間電極９８ｍの他端（中間コンタクト層９６ｍｂ側）が、ドレイン電極９８ｄに対するソース電極として機能することになる。すなわち、中間電極９８ｍの両端部分に電界が集中する。
　これに対し、図１（ａ）および（ｂ）に示したように、ＴＦＴ１０においては、中間電極１８ｍの全体が中間コンタクト層１６ｍを介して活性層１４に電気的に接続されている。従って、中間電極１８ｍ自体が、ソース電極１８ｓに対するドレイン電極として機能するとともに、ドレイン電極１８ｄに対するソース電極として機能する。従って、ＴＦＴ１０が有する中間電極１８ｍにおける電界集中の程度は、ＴＦＴ９０が有する中間電極９８ｍの両端部における電界集中の程度よりも緩和される。その結果、ＴＦＴ１０のオフ電流はＴＦＴ９０のオフ電流よりも更に小さく、かつ、ＴＦＴ１０の信頼性はＴＦＴ９０の信頼性よりも優れる。
　ＴＦＴ１０およびＴＦＴ９０のオフ電流特性の例を図３に示す。図３にはシングルゲート構造を有するＴＦＴのオフ電流特性をあわせて示している。図３の横軸はソース・ドレイン間電圧Ｖｄｓ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ここでは、ゲート電圧は０Ｖであり、Ｉｄｓはオフ電流を示す。なお、ここで用いたＴＦＴ１０およびＴＦＴ９０の半導体層は高密度ＰＥＣＶＤ法で形成された微結晶シリコン膜である。この微結晶シリコン膜の結晶化率は、ラマン測定で７０％程度であり、粒径は５ｎｍ～１０ｎｍ程度である。ＴＦＴのチャネル長（Ｌ）とチャネル幅（Ｗ）は、それぞれＬ／Ｗ＝４μｍ／１００μｍである。
　図３から明らかなように、シングルゲート構造のＴＦＴに比べ、従来のデュアルゲート構造を有するＴＦＴ（比較例）はオフ電流が小さく、本発明による新規なデュアルゲート構造を有するＴＦＴは更にオフ電流が小さい。本発明によるデュアルゲート構造では、中間電極における電界集中が緩和されるので、特に、高電界が印加されたときのオフ電流を低減できる。
　次に、図４を参照して、シングルゲート構造、デュアルゲート構造およびトリプルゲート構造を有するＴＦＴについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を説明する。図４の横軸は、ゲート電圧Ｖｇ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ソース・ドレイン間電圧Ｖｄｓは１０Ｖである。
　ここで、デュアルゲート構造は、図１に示したＴＦＴ１０と同様の構造であり、シングルゲート構造はＴＦＴ１０の中間電極１８ｍを有しない構造であり、トリプルゲート構造は、ＴＦＴ１０の中間電極１８ｍを２つ平行に配列した構造である。チャネル長はいずれも６μｍとした。すなわち、シングルゲート構造はチャネル長が６μｍの１つのチャネルを有し（Ｌ６－ＳＧ）、デュアルゲート構造は各チャネル長が３μｍの２つのチャネルを有し（Ｌ６－ＤＧ）、トリプルゲート構造は各チャネル長が２μｍの３つのチャネルを有する（Ｌ６－ＴＧ）。なお、チャネル長が３μｍのシングルゲート構造の結果（Ｌ３－ＳＧ）も図４にあわせて示している。
　まず、図４のシングルゲート構造の結果を見ると、チャネル長が６μｍの場合（Ｌ６－ＳＧ）と、チャネル長が３μｍの場合とで、オフ電流に差は見られなかった。すなわち、オフ電流の大きさとチャネル長との間には相関関係は無く、オフ電流はもっぱらドレイン部におけるリーク電流であることがわかる。
　図４から明らかなように、デュアルゲート構造およびトリプルゲート構造を採用することによって、オフ電流を低減できることがわかる。また、トリプルゲート構造の方がデュアルゲート構造よりも、オフ電流の低減効果が大きいことがわかる。
　下記の表１に、ゲート電圧が０Ｖでソース・ドレイン間電圧Ｖｄｓが４０Ｖの場合、および、ゲート電圧が－２９Ｖでソース・ドレイン間電圧Ｖｄｓが１０Ｖの場合のソース・ドレイン間のオフ電流の値を示す。
Figure JPOXMLDOC01-appb-T000001
　表１の結果からわかるように、Ｖｄｓが４０Ｖの場合、ゲート電圧Ｖｇが０Ｖのときのオフ電流は、デュアルゲート構造またはトリプルゲート構造を採用することによって、シングルゲート構造よりも、１～２桁低下させることができる。一方、Ｖｄｓが１０Ｖの場合、ゲート電圧Ｖｇが－２９Ｖのオフ電流は、デュアルゲート構造またはトリプルゲート構造を採用することによって、シングルゲート構造よりも、１桁程度低下させることができる。
　上述したように、本発明によるマルチチャネル構造を採用すると、ＴＦＴのオフ電流を効果的に低減できることがわかる。
　また、本発明によるマルチチャネル構造を採用すると、ＴＦＴを従来のマルチチャネル構造を有するＴＦＴよりも小型化できるという利点が得られる。
　再び、図１（ａ）および図２（ａ）を参照する。図１（ａ）と図２（ａ）との比較から明らかなように、ＴＦＴ１０はＴＦＴ９０よりもチャネル方向の長さが小さい。
　ＴＦＴ１０のチャネル方向（ソース電極１８ｓからドレイン電極１８ｄへ向かう方向）の長さは、図１（ａ）からわかるように、２Ｌ１＋２Ｌ２＋Ｌ３で与えられる。ここで、Ｌ１はソース電極１８ｓが活性層１４を間に介してゲート電極１２と重なる領域の長さまたはドレイン電極１８ｄが活性層１４を間に介してゲート電極１２と重なる領域の長さである。Ｌ２は、チャネル領域１４ｃ１および１４ｃ２のそれぞれの長さである。Ｌ３は中間電極１８ｍの長さである。例えば、Ｌ１＝３μｍ、Ｌ２＝４μｍ、Ｌ３＝４μｍとすると、ＴＦＴ１０のチャネル方向の長さは、２Ｌ１＋２Ｌ２＋Ｌ３＝１８μｍとなる。
　これに対し、ＴＦＴ９０のチャネル方向（ソース電極９８ｓからドレイン電極９８ｄへ向かう方向）の長さは、図２（ａ）からわかるように、２Ｌ１＋２Ｌ２＋２Ｌ４＋Ｌ５で与えられる。ここで、Ｌ１はソース電極９８ｓが活性層９４ａを間に介してゲート枝部９２ａと重なる領域の長さまたはドレイン電極９８ｄが活性層９４ｂを間に介してゲート枝部９２ｂと重なる領域の長さである。Ｌ２はチャネル領域９４ｃ１および９４ｃ２のそれぞれの長さである。Ｌ４は中間電極９８ｍが活性層９４ａを間に介してゲート枝部９２ａと重なる領域の長さまたは中間電極９８ｍが活性層９４ｂを間に介してゲート枝部９２ｂと重なる領域の長さである。例えば、Ｌ１＝３μｍ、Ｌ２＝４μｍ、Ｌ４＝３μｍ、Ｌ５＝５μｍとすると、ＴＦＴ９０のチャネル方向の長さは、２Ｌ１＋２Ｌ２＋２Ｌ４＋Ｌ５＝２５μｍとなる。
　このように、本発明による新規なデュアルゲート構造を採用することによって、ＴＦＴを小型化することができる。
　次に、図５（ａ）～（ｆ）を参照して、ＴＦＴ１０を備えるアクティブマトリクス基板１００の製造方法を説明する。ここで例示するアクティブマトリクスク基板１００は、液晶表示装置に用いられる。
　まず、図５（ａ）に示すように、ガラス基板１１上にゲート電極１２を形成する。ゲート電極１２は、例えば、Ｔｉ／Ａｌ／Ｔｉの積層膜（例えば、厚さが０．２μｍ）をパターニングすることによって形成される。このとき、ゲート電極１２と同じ導電膜を用いて、ゲートバスラインやＣＳバスライン（何れも不図示）が形成され得る。
　次に、図５（ｂ）に示すように、ゲート絶縁膜１３、微結晶シリコン膜１４、Ｎ+シリコン膜１６をこの順で連続成膜する。ゲート絶縁膜１３としては、例えば、平行平板型プラズマＣＶＤ法でＳｉＮx膜（例えば厚さが０．４μｍ）を堆積することによって形成される。微結晶シリコン膜（例えば厚さが０．１２μｍ）１４は、高密度プラズマＣＶＤ法で形成される。Ｎ+シリコン膜（例えば厚さが０．０５μｍ）１６は、高密度プラズマＣＶＤ法あるいは平行平板型プラズマＣＶＤ法で形成される。
　ＳｉＮx膜１３の成膜は、例えば、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
　微結晶シリコン膜１４の成膜は、ＩＣＰ型の高密度ＰＥＣＶＤを用いて、基板温度：２５０～３５０℃、圧力：０．５～５Ｐａ、電力密度：１００～２００ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：１～１：１０とする。
　Ｎ+シリコン膜１６の成膜は、平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度：２５０～３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスを用いる。
　その後、図５（ｃ）に示すように、微結晶シリコン膜１４およびＮ+シリコン膜１６をパターニングすることによって、活性層１４およびコンタクト層１６を得る。
　次に、図５（ｄ）に示すように、コンタクト層１６を覆うように金属膜（いわゆるソースメタル）を成膜し、パターニングすることによってソース電極１８ｓ、ドレイン電極１８ｄおよび中間電極１８ｍを形成する。金属膜としては例えばＡｌ／Ｍｏの積層膜を用いることができる。Ａｌ／Ｍｏ膜のパターニングは、一般的な金属エッチャントであるＳＬＡエッチャント（Ｈ3ＰＯ4：Ｈ2Ｏ：ＨＮＯ3：ＣＨ3ＣＯＯＨ＝１６：２：１：１）を用いて行うことができる。
　金属膜のエッチングに用いたマスク（たとえばフォトレジスト層）を利用して、ドライエッチング法によりコンタクト層（Ｎ+シリコン層）１６をエッチングすることによって、ソースコンタクト領域１６ｓ、ドレインコンタクト領域１６ｄ、中間コンタクト領域１６ｍに分離する。このとき、活性層（微結晶シリコン膜）１４の一部もエッチングされる（チャネルエッチ）。活性層１４の残膜厚さは４０ｎｍ程度である。
　次に、図５（ｅ）に示すように、保護膜１９を形成する。保護膜１９としては、例えばプラズマＣＶＤで成膜されたＳｉＮx膜を用いることができる。このようにして、ＴＦＴ１０が得られる。
　更に、図５（ｆ）に示すように、平坦化膜２２を形成する。平坦化膜２２は、例えば、有機樹脂膜を用いて形成される。平坦化膜２２および保護膜１９にコンタクトホール２２ａを形成する。その後、透明導電膜（例えばＩＴＯ膜）を成膜し、パターニングすることによって画素電極２４を形成する。画素電極２４はコンタクトホール２２ａ内においてドレイン電極１８ｄに接続されている。
　このようにして、画素電極２４に接続されたＴＦＴ１０を有するアクティブマトリクス基板１００が得られる。
　次に、図６および図７を参照して、本発明による実施形態の他のＴＦＴの構造を説明する。
　図６（ａ）はＴＦＴ１０Ａの模式的な平面図であり、図６（ｂ）はＴＦＴ１０Ｂの模式的な平面図である。ＴＦＴ１０ＡおよびＴＦＴ１０Ｂの断面構造は、図１（ｂ）に示したＴＦＴ１０の断面構造と同じなので省略する。
　図６（ａ）に示すＴＦＴ１０Ａは、図１に示したＴＦＴ１０と同様のデュアルゲート構造を有している。ＴＦＴ１０Ａは、基板（不図示）上に形成されたゲート電極１２と、活性層１４と、ソース電極１８ｓａと、ドレイン電極１８ｄａと、中間電極１８ｍａとを有している。各電極１８ｓａ、１８ｄａおよび１８ｍａと活性層１４との間にはそれぞれコンタクト層（不図示）が形成されている。活性層１４がコンタクト層を介してソース電極１８ｓａと重なっている領域がソース領域であり、活性層１４がコンタクト層を介してドレイン電極１８ｄａと重なっている領域がドレイン領域であり、活性層１４がコンタクト層を介して中間電極１８ｍａと重なっている領域が中間領域である。基板に垂直な方向から見たとき、ソース領域はソース電極１８ｓａと同じ形状を有し、ドレイン領域はドレイン電極１８ｄａと同じ形状を有し、中間領域は中間電極１８ｍａと同じ形状を有している。
　ＴＦＴ１０Ａの特徴は、ゲート電極１２がドレイン領域と重なる部分の面積が、ゲート電極１２がソース領域と重なる部分の面積よりも小さい点にある。
　図６（ａ）に示すように、中間電極１８ｍａは凹部１８ｍａ２を有し、ドレイン電極１８ｄａは中間電極１８ｍａの凹部１８ｍａ２内に突き出た部分１８ｄａ１を有している。ドレイン電極１８ｄａが活性層１４（すなわちドレイン領域）を介してゲート電極１２と重なる部分は、本体から細く突き出た部分１８ｄａ１である。図１（ａ）に示したＴＦＴ１０のドレイン電極１８ｄと比べると明らかなように、ＴＦＴ１０Ａのドレイン電極１８ｄａは、それが活性層１４を介してゲート電極１２と重なる部分の面積が小さい。
　また、図６（ａ）に示すＴＦＴ１０Ａは、ソース電極１８ｓａが凹部１８ｓａ１を有し、中間電極１８ｍａはソース電極１８ｓａの凹部１８ｓａ１内に突き出た部分１８ｍａ１を有している。図１（ａ）に示したＴＦＴ１０のソース電極１８ｓと比べると明らかなように、ＴＦＴ１０Ａのソース電極１８ｓａは、それが活性層１４を介してゲート電極１２と重なる部分の面積が大きい。
　このように、図６（ａ）に示すＴＦＴ１０Ａは、ドレイン電極１８ｄａ、中間電極１８ｍａおよびソース電極１８ｓａが上述のような形状を有しているので、ゲート電極１２がドレイン領域と重なる部分の面積は、ゲート電極１２がソース領域と重なる部分の面積よりも小さい。
　なお、図６（ａ）中のＴＦＴ１０Ａの中間電極１８ｍａの左側の構成を図１（ａ）に示したＴＦＴ１０の中間電極１８ｍの左側の構成と同じにしても、ゲート電極１２が活性層１４を介してドレイン電極１８ｄａと重なる部分の面積は、ゲート電極１２が活性層１４を介してソース電極１８ｓ（図１（ａ）参照）と重なる部分の面積よりも小さい。
　また、図６（ａ）中のＴＦＴ１０Ａの中間電極１８ｍａの右側の構成を図１（ａ）に示したＴＦＴ１０の中間電極１８ｍの右側の構成と同じにしても、ゲート電極１２が活性層１４を介してドレイン電極１８ｄ（図１（ａ）参照）と重なる部分の面積は、ゲート電極１２が活性層１４を介してソース電極１８ｓａと重なる部分の面積よりも小さい。
　このように、図６（ａ）に示したＴＦＴ１０Ａの中間電極１８ｍａの右側あるいは左側の何れか一方と、図１（ａ）に示したＴＦＴ１０とを組み合わせても、ゲート電極１２がドレイン領域と重なる部分の面積が、ゲート電極１２がソース領域と重なる部分の面積よりも小さい構成を得ることができる。
　上述したように、ゲート電極１２がドレイン領域と重なる部分の面積を小さくすることによって、ＴＦＴのオフ電流を低減することができる。図６（ａ）に示したＴＦＴ１０Ａと、図６（ｂ）に示したＴＦＴ１０Ｂについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を求めた結果を図７に示す。図７の横軸は、ゲート電圧Ｖｇ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ソース・ドレイン間電圧Ｖｄｓ（Ｖ）が５Ｖおよび１０Ｖの結果を示している。
　なお、図６（ｂ）に示すＴＦＴ１０Ｂは、図６（ａ）に示したＴＦＴ１０Ａのソース側とドレイン側とを入れ替えたものに相当する。ドレイン電極１８ｄｂが凹部１８ｄｂ１を有し、中間電極１８ｍｂはドレイン電極１８ｄｂの凹部１８ｄｂ１内に突き出た部分１８ｍｂ２を有している。また、中間電極１８ｍｂは凹部１８ｍｂ１を有し、ソース電極１８ｓｂは中間電極１８ｍｂの凹部１８ｍｂ１内に突き出た部分１８ｓｂ１を有している。従って、ＴＦＴ１０Ｂにおいては、ゲート電極１２がドレイン領域と重なる部分の面積は、ゲート電極１２がソース領域と重なる部分の面積よりも大きい。
　図７からわかるように、ソース・ドレイン間電圧Ｖｄｓ（Ｖ）が５Ｖおよび１０Ｖのいずれの場合も、ＴＦＴ１０Ａの方がＴＦＴ１０Ｂよりもオフ電流が小さい。このことから、ゲート電極１２がドレイン領域と重なる部分の面積を小さくすることによって、ＴＦＴのオフ電流を低減できることがわかる。
　なお、オフ電流の大きさはゲート電極１２がドレイン領域と重なる部分の面積に依存しており、その意味においては、ゲート電極１２がソース領域と重なる部分の面積に対する相対的な大小関係は重要ではない。但し、ＴＦＴのオフ電流を低減させるために、ゲート電極１２がドレイン領域と重なる部分の面積を小さくすると、ゲート電極１２がドレイン領域と重なる部分の面積が、ゲート電極１２がソース領域と重なる部分の面積よりも小さいという非対称な構成となる。
　また、良く知られているように、ＴＦＴの特性はチャネル幅に依存し、チャネル幅は大きい方が好ましい。図６（ａ）に示した中間電極１８ｍａおよびソース電極１８ｓａのように、Ｕ字型の凹部１８ｍａ２および１８ｓａ１を設けることによって、チャネル領域をＵ字型として、チャネル幅を大きくすることができる。
　図８を参照して、本発明による実施形態の他のＴＦＴの構造を説明する。
　図８（ａ）に、本発明による実施形態のＴＦＴ１０Ｃの模式的な平面図を示す。ＴＦＴ１０Ｃは図１（ａ）に示したＴＦＴ１０と同様にデュアルゲート構造を有している。ＴＦＴ１０Ｃが有する中間電極１８ｍｃは、Ｈ字型を有し、ドレイン側およびソース側にＵ字型の凹部を有している。ドレイン電極１８ｄｃおよびソース電極１８ｓｃは、それぞれ中間電極１８ｍｃの凹部内に突き出た部分を有している。ＴＦＴ１０Ｃは、ＴＦＴ１０に比べて、ゲート電極１２がドレイン領域と重なる部分の面積が小さく、かつ、２つのチャネル領域の幅が大きい。従って、ＴＦＴ１０Ｃは、ＴＦＴ１０よりも、オフ電流が小さく、かつＴＦＴ特性が優れる。
　図８（ｂ）に、本発明による実施形態のＴＦＴ１０Ｄの模式的な平面図を示す。ＴＦＴ１０Ｄは、図６（ａ）に示したＴＦＴ１０Ａがデュアルゲート構造であったのに対し、２つの中間電極１８ｍｄ１および１８ｍｄ２を備えるトリプルゲート構造を有する。即ち、ソース電極１８ｓｄと第１中間電極１８ｍｄ１との間に第１チャネル領域が形成されており、ドレイン電極１８ｄｄと第２中間電極１８ｍｄ２との間に第２チャネル領域が形成されており、第１中間電極１８ｍｄ１と第２中間電極１８ｍｄ２との間に第３チャネル領域が形成されている。
　なお、図示は省略しているが、第１中間電極１８ｍｄ１の下のコンタクト層には第１中間コンタクト領域が形成されており、第１中間コンタクト領域の下の活性層には第１中間領域が形成されている。また、第２中間電極１８ｍｄ２の下のコンタクト層には第２中間コンタクト領域が形成されており、第２中間コンタクト領域の下の活性層には第２中間領域が形成されている。
　ＴＦＴ１０Ｄが有する３つのチャネルのそれぞれについてドレイン電極として機能する部分は、何れも突き出た部分（中間電極１８ｍｄ１および１８ｍｄ２の突き出た部分およびドレイン電極１８ｄｄの突き出た部分）であり、ゲート電極１２と重なる面積が小さいので、オフ電流を低減させる効果が大きい。また、３つのチャネルのそれぞれについてソース電極として機能する部分はＵ字型の凹部を有し、各凹部内に、中間電極１８ｍｄ１、１８ｍｄ２の突き出た部分またはドレイン電極１８ｄｄの突き出た部分が存在している。従って、３つのチャネル領域の幅が大きく、優れたＴＦＴ特性を有する。
　図８（ｃ）に、本発明による実施形態のＴＦＴ１０Ｅの模式的な平面図を示す。ＴＦＴ１０Ｅは、図８（ｂ）に示したＴＦＴ１０Ｄと同様に、２つの中間電極１８ｍｅ１および１８ｍｅ２を備えるトリプルゲート構造を有している。即ち、ソース電極１８ｓｅと第１中間電極１８ｍｅ１との間に第１チャネル領域が形成されており、ドレイン電極１８ｄｅと第２中間電極１８ｍｅ２との間に第２チャネル領域が形成されており、第１中間電極１８ｍｅ１と第２中間電極１８ｍｅ２との間に第３チャネル領域が形成されている。第２中間電極１８ｍｅ２は、Ｈ字型を有し、ドレイン側およびソース側にＵ字型の凹部を有している。第２中間電極１８ｍｅ２の一方の凹部内にはドレイン電極１８ｄｅの突き出た部分が存在し、第２中間電極１８ｍｅ２の他方の凹部内には長方形の第１中間電極１８ｍｅ１の一端が存在している。ソース電極１８ｓｅはＵ字型の凹部を有し、第１中間電極１８ｍｅ１の他端がソース電極１８ｓｅの凹部内に存在している。
　ＴＦＴ１０Ｅも、ゲート電極１２がドレイン領域と重なる部分の面積が、ゲート電極１２がソース領域と重なる部分の面積よりも小さい構成を有しており、オフ電流が小さいという利点を有している。
　図９（ａ）～（ｃ）を参照して、本発明による実施形態のさらに他のＴＦＴの構造を説明する。
　図９（ａ）に、本発明による実施形態のＴＦＴ１０Ｆの模式的な断面図を示す。図１に示したＴＦＴ１０がチャネルエッチング型のＴＦＴであるのに対し、ＴＦＴ１０Ｆはエッチストップ層１７を有する点において異なっている。
　ＴＦＴ１０Ｆは、図５に示したＴＦＴ１０の製造プロセスにおいて、微結晶シリコン膜１４を成膜した後に、エッチストップ層１７を形成する工程を追加することによって作製される。エッチストップ層１７は、例えばＳｉＮx膜（例えば厚さが０．１５μｍ）を堆積し、パターニングすることによって形成される。
　エッチストップ層１７が存在するので、コンタクト層（Ｎ+シリコン層）１６をエッチングすることによって、ソースコンタクト領域１６ｓ、ドレインコンタクト領域１６ｄ、中間コンタクト領域１６ｍに分離する際に、活性層（微結晶シリコン膜）１４がエッチングされることがない。従って、活性層１４の厚さは成膜工程で制御することができるという利点が得られる。また、エッチングによって活性層１４がダメージを受けることがないという利点も得られる。さらに、ゲート絶縁膜１３、活性層１４およびエッチストップ層１７を連続的に成膜することができるのでプロセスの安定性が高いという利点も得られる。
　本発明による実施形態のＴＦＴは、図９（ｂ）および（ｃ）に示すように、トップゲート型（スタガー型）のＴＦＴであっても良い。
　図９（ｂ）に示すＴＦＴ１０Ｇは、ガラス基板１１上に形成されたソース電極１８ｓｇ、中間電極１８ｍｇ、ドレイン電極１８ｄｇと、それぞれこれらを覆うように形成されたソースコンタクト領域１６ｓｇと、ドレインコンタクト領域１６ｄｇと、中間コンタクト領域１６ｍｇとを有している。ソースコンタクト領域１６ｓｇ、ドレインコンタクト領域１６ｄｇ、および中間コンタクト領域１６ｍｇを覆うように活性層１４ｇが形成されており、その上にゲート絶縁膜１３ｇが形成されている。ゲート電極１２ｇはゲート絶縁膜１３ｇを介して、中間電極１８ｍｇの全体（２つのチャネル間に存在する部分）と、ソース電極１８ｓｇの一部と、ドレイン電極１８ｄｇの一部とに重なるように形成されている。即ち、ＴＦＴ１０Ｇも、ＴＦＴ１０と同様にダブルゲート構造を有している。なお、ゲート電極１２ｇと同じ導電層から、ソース引き出し電極１８ｓｇ１およびドレイン引き出し電極１８ｄｇ１が形成されており、ゲート絶縁膜１３ｇ、活性層１４ｇおよび各コンタクト領域１６ｓｇ、１６ｄｇに形成されたコンタクトホール内で、それぞれ、ソース電極１８ｓｇおよびドレイン電極１８ｄｇに電気的に接続されている。
　このように、トップゲート型を採用すると、微結晶シリコン膜から形成されている活性層１４の最上面近傍をチャネル領域として利用できる利点が得られる。微結晶シリコン膜を基板上に形成すると、最下層にインキュベーション層と呼ばれるアモルファス相からなる層が形成されることがある。特に、基板と接触する部分は成膜の初期に形成されるので、ボイドを含み易く、移動度が低い。トップゲート型を採用すると、インキュベーション層がチャネル領域に含まれることがないので、微結晶シリコン膜の高い移動度を効果的に利用することができる。
　図９（ｃ）に示すＴＦＴ１０Ｈは、基板１１に形成された活性層１４ｈと、活性層１４ｈ上に形成されたソースコンタクト領域１６ｓｈと、ドレインコンタクト領域１６ｄｈと、中間コンタクト領域１６ｍｈとを有している。各コンタクト領域は、ＴＦＴ１０と同様にチャネルエッチによって分断されている。活性層１４ｈ、ソースコンタクト領域１６ｓｈ、ドレインコンタクト領域１６ｄｈ、および中間コンタクト領域１６ｍｈを覆うように、ゲート絶縁膜１３ｈが形成されている。ゲート電極１２ｈはゲート絶縁膜１３ｈを介して、中間コンタクト領域１６ｍｈ（ここでは中間電極を兼ねる）の全体（２つのチャネル間に存在する部分）と、ソースコンタクト領域１６ｓｈの一部と、ドレインコンタクト領域１６ｄｈの一部とに重なるように形成されている。即ち、ＴＦＴ１０ｈも、ＴＦＴ１０と同様にダブルゲート構造を有している。なお、ゲート電極１２ｈと同じ導電層から、ソース引き出し電極１８ｓｈおよびドレイン引き出し電極１８ｄｈが形成されており、ゲート絶縁膜１３ｈ、活性層１４ｈおよび各コンタクト領域１６ｓｈ、１６ｄｈに形成されたコンタクトホール内で、それぞれ、ソース電極１８ｓｈおよびドレイン電極１８ｄｈに電気的に接続されている。
　ＴＦＴ１０Ｈもトップゲート構造を有するので、ＴＦＴ１０Ｇと同様に、微結晶シリコン膜から形成されている活性層１４ｈの最上面近傍をチャネル領域として利用できる利点が得られる。ＴＦＴ１０Ｈでは、さらに、中間コンタクト領域１６ｍｈが中間電極を兼ねるので、中間電極を形成する工程を省略できるという利点が得られる。中間コンタクト領域に中間電極を兼ねさせる構成は、ＴＦＴ１０Ｈに限られず、他の上記のＴＦＴに適用することもできる。
　上述したように、本発明による実施形態のＴＦＴは、ボトムゲート型およびトップゲート型のいずれであってもよく、オフ電流を低減することができる。また、本発明による実施形態のＴＦＴは、活性層として微結晶シリコン膜を含むことにより、高い移動度と、低いオフ電流とを有し得る。活性層として、微結晶シリコン膜のみを有する場合だけでなく、微結晶シリコン膜とアモルファスシリコン膜との積層膜を有する場合にも効果を奏する。なお、微結晶シリコン膜の高い移動度を活用するためには、微結晶シリコン膜内にチャネルが形成されるように、アモルファスシリコン膜よりもゲート電極側に配置することが好ましい。ここでは、シリコンのみから形成された半導体膜を例に本発明による実施形態のＴＦＴを説明したが、本発明による実施形態は、半導体膜の種類に限定されず、オフ電流を低減することが望まれる、他の微結晶半導体膜、例えば、微結晶ＳｉＧｅ膜や微結晶ＳｉＣ膜を有するＴＦＴに適用できる。
　また、本発明による実施形態のＴＦＴは、画素用のＴＦＴだけでなく、ドライバーなどの周辺回路用のＴＦＴとしても用いることができる。
　本発明の半導体素子は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈ　ＴＦＴ
　１１　基板（ガラス基板）
　１２　ゲート電極
　１３　ゲート絶縁膜
　１４　活性層（半導体層）
　１４ｃ１、１４ｃ２　チャネル領域
　１４ｓ　ソース領域
　１４ｄ　ドレイン領域
　１４ｍ　中間領域
　１６　コンタクト層
　１６ｓ　ソースコンタクト領域
　１６ｄ　ドレインコンタクト領域
　１６ｍ　中間コンタクト領域
　１７　エッチストップ層
　１８ｓ　ソース電極
　１８ｄ　ドレイン電極
　１８ｍ　中間電極
　１９　保護膜

Claims (12)

  1. 　基板に支持された、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域と、前記少なくとも２つのチャネル領域の間に形成された少なくとも１つの中間領域とを有する活性層と、
    　前記ソース領域と接するソースコンタクト領域と、前記ドレイン領域と接するドレインコンタクト領域と、前記少なくとも１つの中間領域に接する少なくとも１つの中間コンタクト領域とを有するコンタクト層と、
    　前記ソースコンタクト領域に接するソース電極、前記ドレインコンタクト領域に接するドレイン電極および、前記少なくとも１つの中間コンタクト領域に接する少なくとも１つの中間電極と、
    　前記少なくとも２つのチャネル領域および前記少なくとも１つの中間領域に、ゲート絶縁膜を間に介して対向するゲート電極と
    を有し、
    　前記少なくとも２つのチャネル領域は、前記ソース領域と前記少なくとも１つの中間領域との間に形成された第１チャネル領域と、前記ドレイン領域と前記少なくとも１つの中間領域との間に形成された第２チャネル領域とを含み、
    　前記少なくとも１つの中間電極の、前記第１チャネル領域と前記第２チャネル領域との間に存在する部分の全体が、前記少なくとも１つの中間領域および前記ゲート絶縁膜を介して前記ゲート電極と重なっている、半導体素子。
  2. 　前記ゲート電極は、前記ソース領域および前記ドレイン領域と重なる部分を更に有し、前記ゲート電極が前記ドレイン領域と重なる部分の面積は、前記ゲート電極が前記ソース領域と重なる部分の面積よりも小さい、請求項１に記載の半導体素子。
  3. 　前記基板に垂直な方向から見たとき、前記中間電極は凹部を有し、前記ドレイン電極は前記中間電極の前記凹部内に突き出た部分を有する、請求項１または２に記載の半導体素子。
  4. 　前記基板に垂直な方向から見たとき、前記ソース電極は凹部を有し、前記少なくとも１つの中間電極は前記ソース電極の前記凹部内に突き出た部分を有する、請求項１から３のいずれかに記載の半導体素子。
  5. 　前記少なくとも１つの中間領域は第１中間領域および第２中間領域を有し、前記少なくとも１つの中間コンタクト領域は第１中間コンタクト領域および第２中間コンタクト領域を有し、前記少なくとも１つの中間電極は第１中間電極および第２中間電極を有し、
    　前記少なくとも２つのチャネル領域は第３チャネル領域を更に有し、前記第１チャネル領域は前記ソース電極と前記第１中間電極との間に形成されており、前記第２チャネル領域は前記ドレイン電極と前記第２中間電極との間に形成されており、前記第３チャネル領域は前記第１中間電極と第２中間電極との間に形成されている、請求項１から４のいずれかに記載の半導体素子。
  6. 　前記活性層は結晶粒およびアモルファス相を有する微結晶半導体膜を含む、請求項１から５のいずれかに記載の半導体素子。
  7. 　前記ゲート電極は、前記活性層と前記基板との間に設けられている、請求項１から６のいずれかに記載の半導体素子。
  8. 　前記活性層は、前記ゲート電極と前記基板との間に設けられている、請求項１から６のいずれかに記載の半導体素子。
  9. 　基板に支持された、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域と、前記少なくとも２つのチャネル領域の間に形成された少なくとも１つの中間領域とを有する活性層と、
    　前記ソース領域と接するソースコンタクト領域と、前記ドレイン領域と接するドレインコンタクト領域と、前記少なくとも１つの中間領域に接する少なくとも１つの中間コンタクト領域とを有するコンタクト層と、
    　前記ソースコンタクト領域に接するソース電極と、前記ドレインコンタクト領域に接するドレイン電極と、
    　前記少なくとも２つのチャネル領域および前記少なくとも１つの中間領域に、ゲート絶縁膜を間に介して対向するゲート電極と
    を有し、
    　前記少なくとも２つのチャネル領域は、前記ソース領域と前記少なくとも１つの中間領域との間に形成された第１チャネル領域と、前記ドレイン領域と前記少なくとも１つの中間領域との間に形成された第２チャネル領域とを含み、
    　前記少なくとも１つの中間コンタクト領域の、前記第１チャネル領域と前記第２チャネル領域との間に存在する部分の全体が、前記少なくとも１つの中間領域および前記ゲート絶縁膜を介して前記ゲート電極と重なっている、半導体素子。
  10. 　前記活性層は、前記ゲート電極と前記基板との間に設けられている、請求項９に記載の半導体素子。
  11. 　請求項１から１０のいずれかに記載の半導体素子を備えたアクティブマトリクス基板。
  12. 　請求項１から１０のいずれかに記載の半導体素子を備えた表示装置。
PCT/JP2009/004573 2008-09-16 2009-09-14 半導体素子 WO2010032425A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/001,397 US8436353B2 (en) 2008-09-16 2009-09-14 Thin film transistor with recess

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-237015 2008-09-16
JP2008237015 2008-09-16

Publications (1)

Publication Number Publication Date
WO2010032425A1 true WO2010032425A1 (ja) 2010-03-25

Family

ID=42039275

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004573 WO2010032425A1 (ja) 2008-09-16 2009-09-14 半導体素子

Country Status (2)

Country Link
US (1) US8436353B2 (ja)
WO (1) WO2010032425A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010134486A1 (ja) * 2009-05-20 2010-11-25 シャープ株式会社 シフトレジスタ
JP2011100784A (ja) * 2009-11-04 2011-05-19 Seiko Epson Corp 半導体装置用基板、半導体装置及び電子機器
JP2015161701A (ja) * 2014-02-26 2015-09-07 国立大学法人 琉球大学 ディスプレイ
WO2017179504A1 (ja) * 2016-04-15 2017-10-19 シャープ株式会社 薄膜トランジスタ

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5245287B2 (ja) * 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
JP5719610B2 (ja) * 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
JP5909746B2 (ja) * 2011-11-30 2016-05-11 株式会社Ｊｏｌｅｄ 半導体装置及び表示装置
CN102651401B (zh) * 2011-12-31 2015-03-18 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
WO2013108327A1 (ja) * 2012-01-20 2013-07-25 パナソニック株式会社 薄膜トランジスタ
KR102210366B1 (ko) 2014-06-12 2021-02-02 삼성디스플레이 주식회사 표시 장치
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
CN104576761B (zh) * 2015-02-06 2018-05-08 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
US9679970B1 (en) * 2015-02-19 2017-06-13 Hrl Laboratories, Llc Graphene transistors on microbial cellulose
CN105336746B (zh) * 2015-10-22 2018-07-17 深圳市华星光电技术有限公司 一种双栅极薄膜晶体管及其制作方法、以及阵列基板
KR102481378B1 (ko) 2015-12-10 2022-12-27 삼성디스플레이 주식회사 박막 트랜지스터 기판, 및 표시 장치
CN107146818B (zh) * 2017-06-27 2020-02-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示装置
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
CN108321152A (zh) * 2018-04-04 2018-07-24 京东方科技集团股份有限公司 指纹识别传感器及其制备方法以及指纹识别设备
KR102553881B1 (ko) * 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01267617A (ja) * 1988-04-20 1989-10-25 Seiko Epson Corp 薄膜トランジスタ
JPH0792493A (ja) * 1993-09-20 1995-04-07 Dainippon Printing Co Ltd アクティブマトリクス基板およびその製造方法
JP2000223711A (ja) * 1999-01-29 2000-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002100780A (ja) * 2000-09-25 2002-04-05 Toyota Central Res & Dev Lab Inc 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304171A (ja) 1992-04-27 1993-11-16 Toshiba Corp 薄膜トランジスタ
JP3429034B2 (ja) 1992-10-07 2003-07-22 シャープ株式会社 半導体膜の製造方法
US6555420B1 (en) * 1998-08-31 2003-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for producing semiconductor device
US6933529B2 (en) * 2002-07-11 2005-08-23 Lg. Philips Lcd Co., Ltd. Active matrix type organic light emitting diode device and thin film transistor thereof
JP4112527B2 (ja) 2003-07-14 2008-07-02 株式会社半導体エネルギー研究所 システムオンパネル型の発光装置の作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
KR101301155B1 (ko) * 2006-12-12 2013-09-03 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01267617A (ja) * 1988-04-20 1989-10-25 Seiko Epson Corp 薄膜トランジスタ
JPH0792493A (ja) * 1993-09-20 1995-04-07 Dainippon Printing Co Ltd アクティブマトリクス基板およびその製造方法
JP2000223711A (ja) * 1999-01-29 2000-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002100780A (ja) * 2000-09-25 2002-04-05 Toyota Central Res & Dev Lab Inc 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010134486A1 (ja) * 2009-05-20 2010-11-25 シャープ株式会社 シフトレジスタ
JP2011100784A (ja) * 2009-11-04 2011-05-19 Seiko Epson Corp 半導体装置用基板、半導体装置及び電子機器
JP2015161701A (ja) * 2014-02-26 2015-09-07 国立大学法人 琉球大学 ディスプレイ
WO2017179504A1 (ja) * 2016-04-15 2017-10-19 シャープ株式会社 薄膜トランジスタ

Also Published As

Publication number Publication date
US20110147756A1 (en) 2011-06-23
US8436353B2 (en) 2013-05-07

Similar Documents

Publication Publication Date Title
WO2010032425A1 (ja) 半導体素子
US10297694B2 (en) Semiconductor device and method for manufacturing same
US8501551B2 (en) Thin film transistor array substrate and method of fabricating the same
JP5406295B2 (ja) 半導体装置
US8575615B2 (en) Semiconductor device
JP5243686B2 (ja) 薄膜トランジスタ
TWI401802B (zh) 薄膜電晶體板及其製造方法
WO2015052991A1 (ja) 半導体装置およびその製造方法
US20050285197A1 (en) Thin film transistor and method of fabricating the same
US7768010B2 (en) Poly crystalline silicon semiconductor device and method of fabricating the same
CN107112364B (zh) 半导体装置、其制造方法、及具备半导体装置的显示装置
US8415666B2 (en) Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same
WO2018209736A1 (zh) 薄膜晶体管及其制作方法
US20110266543A1 (en) Circuit board and display device
JP2007220817A (ja) 薄膜トランジスタ及びその製法
US20080197356A1 (en) Thin film transistor substrate and method of manufacturing the same
KR20110134687A (ko) 표시 장치 및 그 제조 방법
WO2014183422A1 (zh) 薄膜晶体管及其制备方法、阵列基板
US11895870B2 (en) Display panel and display device
WO2010119689A1 (ja) 半導体装置およびその製造方法
WO2013065600A1 (ja) 薄膜トランジスタ、その製造方法、および表示装置
KR101743111B1 (ko) 박막 트랜지스터 및 그 제조 방법
TWI518430B (zh) 顯示面板及應用其之顯示裝置
JP5005953B2 (ja) 薄膜トランジスタ
JP2010245162A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09814270

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13001397

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 09814270

Country of ref document: EP

Kind code of ref document: A1