JP2011100784A - 半導体装置用基板、半導体装置及び電子機器 - Google Patents

Abstract

【課題】トランジスターのオン電流の低下を招くことなく、漏れ電流を抑制する。
【解決手段】半導体装置用基板は、ソース領域（２４ａＳ）及びドレイン領域（２４ａＤ）間に形成された複数のチャネル領域（２４ａＣ１、２４ａＣ２）と、互いに隣り合うチャネル領域間に形成された中間領域（２４ａＭ）を有する半導体層（２４ａ）と、ソース領域に重なるソース電極（２４ｓ）と、ドレイン領域に重なるドレイン電極（２４ｄ）と、複数のチャネル領域及び中間領域に重なると共に、ソース電極及びドレイン電極に少なくとも部分的に重なるゲート電極（２４ｇ）と、中間領域に重なる浮遊電極（２４ｆ）とを備える。浮遊電極及びゲート電極が互いに重なる部分（Ｒｆ）の面積は、ソース電極及びゲート電極が互いに重なる部分（Ｒｓ）の面積と、ドレイン電極及びゲート電極が互いに重なる部分（Ｒｄ）の面積との和よりも小さい。
【選択図】図６

Description

本発明は、半導体装置用基板、該半導体装置用基板を備える半導体装置、及び該半導体装置を備える電子機器の技術分野に関する。

この種の半導体装置用基板として、例えばアクティブマトリクス駆動方式の電気泳動表示装置等の表示装置に用いられ、基板上に例えば画素スイッチング素子としてそれぞれ機能する複数のトランジスターが配列されてなるものがある。尚、このような半導体装置用基板は、「アクティブマトリクス基板」或いは「トランジスターアレイ基板」などと呼ばれることもある。

例えば特許文献１には、トランジスターアレイ基板上の画素スイッチング素子として機能するトランジスターを、２つのゲートを有し、このゲートがソース及びドレインと部分的に重なり合い、浮遊パターンがゲートと部分的に重なるように構成する技術が開示されている。このような構成により、トランジスターにおける電流漏れ（即ち、オフ（ＯＦＦ）状態とされたトランジスターにおける漏れ電流の発生）の防止が図られている。

特許第４２７５６７１号公報

しかしながら、上述した特許文献１に開示された構成によれば、トランジスターが２つのゲートを有するため、トランジスターの微細化が困難になるおそれがあるという技術的問題点がある。このため、例えば電気泳動表示装置等の表示装置の高精細化を図ることが困難になるおそれがある。更に、上述した特許文献１に開示された構成は、見方によっては、単に１つのゲートをそれぞれ有する２つのトランジスターを直列に接続した構成であり、トランジスターの漏れ電流を低減できるものの、これに伴ってトランジスターのオン（ＯＮ）電流（即ち、ゲート電極にしきい値電圧以上の所定電圧を印加した場合にチャネル領域に流れる電流）が低下してしまうおそれがあるという技術的問題点もある。

本発明は、例えば上述した問題点に鑑みなされたものであり、例えば、トランジスターのオン電流の低下を招くことなく、トランジスターの漏れ電流の発生を抑制可能な半導体装置用基板、このような半導体装置用基板を備える半導体装置、及びこのような半導体装置を備える電子機器を提供することを課題とする。

本発明の半導体装置用基板は上記課題を解決するために、基板上に、ソース領域と、ドレイン領域と、該ソース領域及びドレイン領域間に形成された複数のチャネル領域と、該複数のチャネル領域のうち互いに隣り合うチャネル領域間に形成された中間領域とを有する半導体層と、前記基板上で平面的に見て前記ソース領域に重なり、前記ソース領域に接触するソース電極と、前記基板上で平面的に見て前記ドレイン領域に重なり、前記ドレイン領域に接触するドレイン電極と、前記基板上で平面的に見て、前記複数のチャネル領域及び前記中間領域に重なると共に、前記ソース電極のうち前記ソース領域に重なる部分及び前記ドレイン電極のうち前記ドレイン領域に重なる部分の各々に少なくとも部分的に重なるゲート電極と、前記基板上で平面的に見て、前記中間領域に重なり、該中間領域に接触すると共に、前記ソース電極及び前記ドレイン電極と互いに同一の材料からなる浮遊電極とを備え、前記基板上における前記半導体層が形成された領域において、前記基板上で平面的に見て、前記浮遊電極及び前記ゲート電極が互いに重なる部分の面積は、前記ソース電極及び前記ゲート電極が互いに重なる部分の面積と、前記ドレイン電極及び前記ゲート電極が互いに重なる部分の面積との和よりも小さい。

本発明の半導体装置用基板は、基板上に、半導体層、ソース電極、ドレイン電極、ゲート電極及び浮遊電極が積層されてなるトランジスターを例えば複数備えてなり、例えば、アクティブマトリクス駆動方式の電気泳動表示装置等の表示装置においてアクティブマトリクス基板として用いられる。

半導体層は、ソース領域及びドレイン領域間に複数のチャネル領域を有している。半導体装置における複数のチャネル領域間には、中間領域が形成されている。中間領域は、典型的には、ソース領域及びドレイン領域と同じ不純物が同じ濃度でドープされている。

ゲート電極は、基板上の積層構造における半導体層の下層側又は上層側に、複数のチャネル領域及び中間領域に例えば絶縁膜を介して対向するように設けられ、基板上で平面的に見て、複数のチャネル領域及び中間領域に重なる。更に、ゲート電極は、基板上で平面的に見て、ソース電極のうちソース領域に重なる部分と、ドレイン電極のうちドレイン領域に重なる部分との各々に少なくとも部分的に重なる。言い換えれば、ゲート電極は、複数のチャネル領域及び中間領域に対向する本体部分と、該本体部分からソース電極側に延在し、ソース電極に対向するソース電極対向部分と、該本体部分からドレイン電極側に延在し、ドレイン電極に対向するドレイン電極対向部分とを有する。

浮遊電極は、典型的には基板上の積層構造におけるソース電極及びドレイン電極と互いに同層に配置され、ソース電極及びドレイン電極と互いに同一の材料からなる。浮遊電極は、基板上で平面的に見て、半導体層における複数のチャネル領域のうち互いに隣り合うチャネル領域間に位置する中間領域に重なる。尚、浮遊電極が半導体層よりも上層側に配置される場合には、浮遊電極は、典型的には、当該半導体装置用基板を製造する製造プロセスにおいて、複数のチャネル領域を形成する際のエッチングマスクとして用いられるため、基板上で平面的に見て、中間領域に完全に重なる（即ち、半導体層のうち浮遊電極と重なる部分が中間領域となる）。

本発明では特に、基板上における半導体層が形成された領域において、基板上で平面的に見て、浮遊電極及びゲート電極が互いに重なる部分の面積は、ソース電極及びゲート電極が互いに重なる部分の面積と、ドレイン電極及びゲート電極が互いに重なる部分の面積との和よりも小さい。言い換えれば、半導体層、ソース電極、ドレイン電極、ゲート電極及び浮遊電極は、基板上における半導体層が形成される領域において、以下の関係式が成立するように形成される。

（浮遊電極及びゲート電極が互いに重なる部分の面積）＜（ソース電極及びゲート電極が互いに重なる部分の面積）＋（ドレイン電極及びゲート電極が互いに重なる部分の面積）
よって、浮遊電極と中間領域との間の接触抵抗（即ちコンタクト抵抗）を、ソース電極とソース領域との間の接触抵抗、及びドレイン電極とドレイン領域と間の接触抵抗の各々よりも高くすることができる。従って、ソース電極及びドレイン電極間に電圧が印加された場合における、浮遊電極と中間領域との間の接触抵抗による電圧降下を、ソース電極とソース領域との間の接触抵抗による電圧降下、及びドレイン電極とドレイン領域との間の接触抵抗による電圧降下の各々よりも大きくすることができる。これにより、トランジスターがオフ状態の場合に、複数のチャネル領域のうち少なくとも一のチャネル領域（例えば、ドレイン領域に隣接するチャネル領域）に印加される電圧を低下させることができると共に、ゲート電極と浮遊電極との間に印加される電圧（即ち、ゲートオフバイアス）を低下させることができる。この結果、トランジスターがオフ状態の場合における、トランジスターの漏れ電流の発生を抑制することができる。更に、トランジスターがオン状態の場合には、ゲート電極に所定のゲート電圧（即ち、ゲートオンバイアス）が印加されることにより、浮遊電極と中間領域との間の接触抵抗が、チャネル領域の抵抗（即ち、チャネル抵抗）よりも低くなるため、オン電流の低下を殆ど或いは全く招かない。

更に、本発明では特に、上述した特許文献１に開示されたような２つのゲート電極を有する構成とは異なり、ゲート電極は、１つの連続した例えば矩形状の電極として形成されるので、例えば製造プロセスにおいて容易にパターンニングすることが可能であり、トランジスターの微細化を図ることが可能となる。

以上説明したように、本発明の半導体装置用基板によれば、トランジスターのオン電流の低下を招くことなく、トランジスターの漏れ電流の発生を抑制することができる。

本発明の半導体装置用基板の一態様では、前記ソース電極、前記ドレイン電極及び前記浮遊電極は、互いに同層に配置されている。

この態様によれば、ソース電極、ドレイン電極及び浮遊電極を、製造プロセスにおける同一工程によって形成することができる。

本発明の半導体装置用基板の他の態様では、前記ゲート電極は、前記半導体層よりも下層側に配置され、前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記半導体層よりも上層側に配置される。

この態様によれば、基板上に、トップコンタクト型・ボトムゲート構造のトランジスターを形成することができる。

本発明の半導体装置用基板の他の態様では、前記ゲート電極は、前記半導体層よりも下層側に配置され、前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記ゲート電極よりも上層側であって前記半導体層よりも下層側に配置される。

この態様によれば、基板上に、ボトムコンタクト型・ボトムゲート構造のトランジスターを形成することができる。

本発明の半導体装置用基板の他の態様では、前記ゲート電極は、前記半導体層よりも上層側に配置され、前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記半導体層よりも下層側に配置される。

この態様によれば、基板上に、ボトムコンタクト型・トップゲート構造のトランジスターを形成することができる。

本発明の半導体装置は上記課題を解決するために、上述した本発明の半導体装置用基板（但し、その各種態様も含む）を備える。

本発明の半導体装置によれば、上述した本発明の半導体装置用基板を備えるので、例えば高精細で高品位な表示を行うことが可能な、例えば電気泳動表示装置、液晶表示装置、有機ＥＬ（Electro-Luminescence）表示装置などの各種表示装置を実現できる。

本発明の電子機器は上記課題を解決するために、上述した本発明の半導体装置（但し、その各種態様を含む）を備える。

本発明の電子機器によれば、上述した本発明の電気泳動表示装置を具備してなるので、高精細で高品位な表示を行うことが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。

本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。

第１実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。 第１実施形態に係る隣り合う複数の画素部の平面図である。 図２のＡ−Ａ’線断面図である。 第１実施形態に係る画素スイッチング用トランジスターの構成を示す平面図である。 図４のＢ−Ｂ’線断面図である。 第１実施形態に係る画素スイッチング用トランジスターにおける半導体層、ゲート電極、ソース電極、ドレイン電極及び浮遊電極間の特徴的な配置関係を説明するための平面図である。 第１変形例に係る画素スイッチング用トランジスターの構成を示す断面図である。 第２変形例に係る画素スイッチング用トランジスターの構成を示す断面図である。 電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。 電気泳動表示装置を適用した適用した電子機器の一例たる電子ノートの構成を示す斜視図である。

以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の半導体装置用基板の一例であるアクティブマトリクス基板を備える、本発明の半導体装置の一例であるアクティブマトリクス駆動方式の電気泳動表示装置を例にとる。

＜第１実施形態＞
第１実施形態に係る電気泳動表示装置について、図１から図６を参照して説明する。

先ず、本実施形態に係る電気泳動表示装置の全体構成について、図１を参照して説明する。

図１は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。

図１において、本実施形態に係る電気泳動表示装置１は、表示部３と、走査線駆動回路６０と、データ線駆動回路７０と、コントローラー１０と、電源回路２００とを備えている。

表示部３には、ｍ行×ｎ列分の画素２０がマトリックス状（二次元平面的）に配列されている。また、表示部３には、ｍ本の走査線４０（即ち、走査線Ｙ１、Ｙ２、…、Ｙｍ）と、ｎ本のデータ線５０（即ち、データ線Ｘ１、Ｘ２、…、Ｘｎ）とが互いに交差するように設けられている。具体的には、ｍ本の走査線４０は、行方向（即ち、Ｘ方向）に延在し、ｎ本のデータ線５０は、列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０が配置されている。

コントローラー１０は、走査線駆動回路６０、データ線駆動回路７０及び電源回路２００の動作を制御する。

走査線駆動回路６０は、タイミング信号に基づいて、走査線Ｙ１、Ｙ２、…、Ｙｍの各々に走査信号をパルス的に順次供給する。データ線駆動回路７０は、タイミング信号に基づいて、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。画像信号は、例えば高電位レベル（以下「ハイレベル」という。例えば１５Ｖ）、中電位レベル（例えば０Ｖ）又は低電位レベル（以下「ローレベル」という。例えば−１５Ｖ）の３値的なレベルをとる。尚、画像信号のパルス幅、振幅、画像信号を供給するフレーム数を変調することにより、階調表示を行うこともできる。

電源回路２００は、共通電位線９３に共通電位を供給する。尚、ここでは図示を省略するが、共通電位線９３は、電気的なスイッチを介して電源回路２００に電気的に接続されている。また、図１において、各画素２０は、説明の便宜上、共通電位線９３に電気的に接続された構成となっているが、共通電位は、典型的には、複数の画素２０に対向する共通電極２２（図３参照）を介して供給される。もちろん、図１のように共通電位線９３を各画素２０に接続させて共通電位を供給してもよい。

次に、電気泳動表示装置１の画素部の具体的な構成について、図２及び図３を参照して説明する。

図２は、本実施形態に係る隣り合う複数の画素部の平面図である。図３は、図２のＡ−Ａ’線断面図である。尚、図２及び図３では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。また、図２及び図３では、説明の便宜上、本発明に直接関係のある部材のみ示している。

図３において、基板３０１上に形成された画素電極２１と基板３０２上に形成された共通電極２２との間に、電気泳動粒子を夫々含んでなる複数のマイクロカプセルから構成された電気泳動素子２３が挟持されている。ここで、電気泳動素子２３は、画素電極２１との間、又は共通電極２２との間に接着剤を介して配置されていてもよく、また、画素電極２１及び共通電極２２の一方又は両方に接して配置されていてもよい。

図２において、走査線４０がＸ方向に延在し、データ線５０が、走査線４０の延在方向に対して交差するＹ方向に延在している。走査線４０及びデータ線５０の交差に対応して画素電極２１が配置されている。図２に示すように、画素電極２１は、基板３０１（図３参照）上に、マトリクス状に複数設けられている。この複数の画素電極２１の各々に対応して画素スイッチング用トランジスター２４が１つずつ設けられている。

図２及び図３において、画素スイッチング用トランジスター２４は、半導体層２４ａ、ソース電極２４ｓ、ドレイン電極２４ｄ、ゲート電極２４ｇ及び浮遊電極２４ｆを含んで構成されている。画素スイッチング用トランジスター２４は、走査線４０から走査信号が供給されることで、一定期間だけそのスイッチがオン状態となる（即ち、ソース電極２４ｓ及びドレイン電極２４ｄ間が導通される）。これにより、データ線５０から供給される画像信号が所定のタイミングで、画素２０に書き込まれる（即ち、画素電極２１及び共通電極２２間に画像信号に対応する電圧が印加される）。

ソース電極２４ｓは、データ線５０の一部として形成されており、半導体層２４ａのソース領域２４ａＳに電気的に接続されている。ドレイン電極２４ｄは、後述する蓄積容量７０の上側電極７２と一体的に形成されており、半導体層２４ａのドレイン領域２４ａＤに電気的に接続されている。ゲート電極２４ｇは、走査線４０の一部として形成されている。

尚、画素スイッチング用トランジスター２４の構成については、図４から図６を参照して後に詳細に説明する。

図３に示すように、基板３０１上の積層構造における半導体層２４ａとゲート電極２４ｇとの間には、例えば窒化珪素（ＳｉＮ）等からなる絶縁膜４１が設けられている。また、半導体層２４ａ、データ線５０及び下側電極７１上には、例えば窒化珪素等からなる保護膜４２が設けられている。

図２及び図３において、各画素２０には、画素電極２１及び共通電極２２間に保持された画像信号に対応する電圧がリークすることを防ぐために、画素電極２１及び共通電極２２間に形成される容量と電気的に並列に蓄積容量７０が付加されている。蓄積容量７０は、上側電極７２、下側電極７１及び絶縁膜４１からなる。

画素電極２１は、保護膜４２及び層間絶縁膜４３に形成されたコンタクトホール８１を介して上側電極７２に電気的に接続されている。尚、図３において、基板３０１から画素電極２１までの部分が、本発明に係る「半導体装置用基板」の一例としてのアクティブマトリクス基板を構成している。

次に、画素スイッチング用トランジスター２４の構成について、図４から図６を参照して詳細に説明する。

図４は、本実施形態に係る画素スイッチング用トランジスターの構成を示す平面図である。図５は、図４のＢ−Ｂ’線断面図である。

図４及び図５において、画素スイッチング用トランジスター２４は、図２及び図３を参照して上述したように、半導体層２４ａ、ソース電極２４ｓ、ドレイン電極２４ｄ、ゲート電極２４ｇ及び浮遊電極２４ｆを含んで構成されている。

図５に示すように、半導体層２４ａは、第１半導体層２４ａ１及び第２半導体層２４ａ２が下層側からこの順に積層されてなる二層構造を有している。第１半導体層２４ａ１は、ｉ型のアモルファスシリコン（即ち、不純物がドープされていないアモルファスシリコン）からなる。第２半導体層２４ａ２は、Ｎ＋型のアモルファスシリコンからなる。

図４及び図５において、半導体層２４ａは、ソース領域２４ａＳ、ドレイン領域２４ａＤ、チャネル領域２４ａＣ１及び２４ａＣ２、並びに中間領域２４ａＭを有している。

ソース領域２４ａＳは、第１半導体層２４ａ１及び第２半導体層２４ａ２からなり、ソース電極２４ｓに電気的に接続されている。

ドレイン領域２４ａＤは、第１半導体層２４ａ１及び第２半導体層２４ａ２からなり、ドレイン電極２４ｄに電気的に接続されている。

チャネル領域２４ａＣ１及び２４ａＣ２は、それぞれ、第１半導体層２４ａ１からなり、ソース領域２４ａＳとドレイン領域２４ａＤとの間に互いに中間領域２４ａＭを隔てて形成されている。チャネル領域２４ａＣ１は、ソース領域２４ａＳと中間領域２４ａＭとの間に形成されており、チャネル領域２４ａＣ２は、ドレイン領域２４ａＤと中間領域２４ａＭとの間に形成されている。

中間領域２４ａＭは、第１半導体層２４ａ１及び第２半導体層２４ａ２からなり、チャネル領域２４ａＣ１とチャネル領域２４ａＣ２との間に形成されている。中間領域２４ａＭは、浮遊電極２４ｆに電気的に接続されている。

ソース電極２４ｓは、金属からなり、半導体層２４ａの上層側に配置されている。ソース電極２４ｓの一部は、基板３０１上で平面的に見てソース領域２４ａＳに重なり、ソース領域２４ａＳに接触している。これにより、ソース電極２４ｓとソース領域２４ａＳとが互いに電気的に接続されている。

ドレイン電極２４ｄは、ソース電極２４ｓと互いに同一の金属からなり、ソース電極２４ｓと互いに同層に配置されている（即ち、半導体層２４ａの上層側に配置されている）。ドレイン電極２４ｄの一部は、基板３０１上で平面的に見てドレイン領域２４ａＤに重なり、ドレイン領域２４ａＤに接触している。これにより、ドレイン電極２４ｄとドレイン領域２４ａＤとが互いに電気的に接続されている。

ゲート電極２４ｇは、半導体層２４ａの下層側に、２つのチャネル領域２４ａＣ１及び２４ａＣ２並びに中間領域２４ａＭに絶縁膜４１を介して対向するように設けられている。ゲート電極２４ｇは、基板３０１上で平面的に見て、２つのチャネル領域２４ａＣ１及び２４ａＣ１、中間領域２４ａＭ、並びにソース電極２４ｓのうちソース領域２４ａＳに重なる部分及びドレイン電極２４ｄのうちドレイン領域２４ａＤに重なる部分に重なっている。

浮遊電極２４ｆは、ソース電極２４ｓ及びドレイン電極２４ｄと互いに同一の金属からなり、ソース電極２４ｓ及びドレイン電極２４ｄと互いに同層に配置されている（即ち、半導体層２４ａの上層側に配置されている）。浮遊電極２４ｆは、基板３０１上で平面的に見て中間領域２４ａＭに重なり、中間領域２４ａＭに接触している。これにより、浮遊電極２４ｆと中間領域２４ａＭとが互いに電気的に接続されている。尚、本実施形態に係るアクティブマトリクス基板を製造する製造プロセスにおいて、浮遊電極２４ｆは、ソース電極２４ｓ及びドレイン電極２４ｄと共に、２つのチャネル領域２４ａＣ１及び２４ａＣ２を形成する際のエッチングマスクとして用いられる。このため、浮遊電極２４ｆは、中間領域２４ａＭに殆ど完全に重なる（言い換えれば、半導体層２４ａのうち浮遊電極２４ｆと重なる部分が中間領域２４ａＭとなる）。

図６は、本実施形態に係る画素スイッチング用トランジスターにおける半導体層、ゲート電極、ソース電極、ドレイン電極及び浮遊電極間の特徴的な配置関係を説明するための平面図である。

図６において、本実施形態では特に、基板３０１上における半導体層２４ａが形成された領域において、基板３０１上で平面的に見て、浮遊電極２４ｆとゲート電極２４ｇとが互いに重なる部分Ｒｆの面積は、ソース電極２４ｓとゲート電極２４ｇとが互いに重なる部分Ｒｓの面積と、ドレイン電極２４ｄとゲート電極２４ｇとが互いに重なる部分Ｒｄの面積との和よりも小さい。即ち、本実施形態では特に、半導体層２４ａ、ソース電極２４ｓ、ドレイン電極２４ｄ、ゲート電極２４ｇ及び浮遊電極２４ｆは、基板３０１上における半導体層２４ａが形成される領域において、以下の関係式（１）が成立するように形成されている。

（浮遊電極２４ｆ及びゲート電極２４ｇが互いに重なる部分Ｒｆの面積）＜（ソース電極２４ｓ及びゲート電極２４ｇが互いに重なる部分Ｒｓの面積）＋（ドレイン電極２４ｄ及びゲート電極２４ｇが互いに重なる部分Ｒｄの面積） ・・・（１）
よって、浮遊電極２４ｆと中間領域２４ａＭ（図５参照）との間の接触抵抗（即ちコンタクト抵抗）を、ソース電極２４ｓとソース領域２４ａＳ（図５参照）との間の接触抵抗、及びドレイン電極２４ｄとドレイン領域２４ａＤ（図５参照）と間の接触抵抗の各々よりも高くすることができる。従って、ソース電極２４ｓ及びドレイン電極２４ｄ間に電圧が印加された場合における、浮遊電極２４ｆと中間領域２４ａＭとの間の接触抵抗による電圧降下を、ソース電極２４ｓとソース領域２４ａＳとの間の接触抵抗による電圧降下、及びドレイン電極２４ｄとドレイン領域２４ａＤとの間の接触抵抗による電圧降下の各々よりも大きくすることができる。これにより、画素スイッチング用トランジスター２４がオフ状態の場合（即ち、ゲート電極２４ｇに走査線駆動回路６０から走査信号が供給されていない場合）に、チャネル領域２４ａＣ１或いは２４ａＣ２に印加される電圧（即ち、ソース領域２４ａＳと中間領域２４ａＭとの間、或いは中間領域２４ａＭとドレイン領域２４ａＤとの間に印加される電圧）を低下させることができると共に、ゲート電極２４ｇと浮遊電極２４ｆとの間に印加される電圧（チャネル領域２４ａＣ２に対応するゲートオフバイアス）を低下させることができる。この結果、画素スイッチング用トランジスター２４がオフ状態の場合における、画素スイッチング用トランジスター２４の漏れ電流の発生を抑制することができる。更に、画素スイッチング用トランジスター２４がオン状態の場合（ゲート電極２４ｇに走査線駆動回路６０から走査信号が供給される場合）には、ゲート電極２４ｇに走査信号に応じた電圧（即ち、ゲートオンバイアス）が印加されることにより、中間領域２４ａＭを形成する第１半導体層２４ａ１（ｉ型のアモルファスシリコン）の抵抗が下がって浮遊電極２４ｆと中間領域２４ａＭとの間の接触抵抗が、チャネル領域の抵抗（即ち、チャネル抵抗）よりも低くなるため、オン電流（即ち、画素スイッチング用トランジスター２４がオン状態の場合にソース電極２４ｓ及びドレイン電極２４ｄ間に流れるべき電流）の低下を殆ど或いは全く招かない。

更に、本実施形態では特に、上述した特許文献１に開示されたような２つのゲート電極を有する構成とは異なり、ゲート電極２４ｇは、１つの連続した矩形状の電極として形成されているので、製造プロセスにおいて容易にパターンニングすることが可能である。また、特許文献１に開示されたような２つのゲート電極と浮遊電極を部分的に重ねる構成とは異なり、本実施形態では特に、ゲート電極２４ｇと浮遊電極２４ｆは重なるため、アライメントずれに対して安定したコンタクトを得ることが可能である。以上の結果、画素スイッチング用トランジスター２４の微細化を図ることが可能となる。

加えて、本実施形態では特に、上述したように、ソース電極２４ｓ、ドレイン電極２４ｄ及び浮遊電極２４ｆは、互いに同層に配置されており、互いに同一の金属からなる。よって、ソース電極２４ｓ、ドレイン電極２４ｄ及び浮遊電極２４ｆを、製造プロセスにおける同一工程によって形成することができる。従って、製造プロセスの複雑化を殆ど招かない。

以上説明したように、本実施形態によれば、画素スイッチング用トランジスター２４のオン電流の低下を招くことなく、画素スイッチング用トランジスター２４の漏れ電流の発生を抑制することができる。

尚、本実施形態では、画素スイッチング用トランジスター２４を、ゲート電極２４ｇが半導体層２４ａよりも下層側に配置され、ソース電極２４ｓ及びドレイン電極２４ｄが半導体層２４ａよりも上層側に配置されるトップコンタクト型・ボトムゲート構造のトランジスターとして構成する例を挙げたが、以下に変形例として示すように、画素スイッチング用トランジスター２４を、ボトムコンタクト型・ボトムゲート構造のトランジスターやボトムコンタクト・トップゲート構造のトランジスターとして構成してもよい。

＜第１変形例＞
図７は、第１変形例に係る画素スイッチング用トランジスターの構成を示す断面図である。

図７に示すように、画素スイッチング用トランジスター２４は、ボトムコンタクト型・ボトムゲート構造のトランジスターとして構成されてもよい。

即ち、図７に示すように、画素スイッチング用トランジスター２４は、ゲート電極２４ｇが半導体層２４ａよりも下層側に配置され、ソース電極２４ｓ、ドレイン電極２４ｄ及び浮遊電極２４ｆがゲート電極２４ｇよりも上層側であって半導体層２４ａよりも下層側に配置される構成を有していてもよい。

この場合にも、上述した本実施形態と同様に、浮遊電極２４ｆとゲート電極２４ｇとが互いに重なる部分の面積が、ソース電極２４ｓとゲート電極２４ｇとが互いに重なる部分の面積と、ドレイン電極２４ｄとゲート電極２４ｇとが互いに重なる部分の面積との和よりも小さくなるように、画素スイッチング用トランジスター２４を構成することで、画素スイッチング用トランジスター２４のオン電流の低下を招くことなく、画素スイッチング用トランジスター２４の漏れ電流の発生を抑制することができる。

＜第２変形例＞
図８は、第２変形例に係る画素スイッチング用トランジスターの構成を示す断面図である。

図８に示すように、画素スイッチング用トランジスター２４は、ボトムコンタクト型・トップゲート構造のトランジスターとして構成されてもよい。

即ち、図８に示すように、画素スイッチング用トランジスター２４は、ゲート電極２４ｇが半導体層２４ａよりも上層側に配置され、ソース電極２４ｓ、ドレイン電極２４ｄ及び浮遊電極２４ｆがゲート電極２４ｇよりも下層側であって半導体層２４ａよりも下層側に配置される構成を有していてもよい。

この場合にも、上述した本実施形態と同様に、浮遊電極２４ｆとゲート電極２４ｇとが互いに重なる部分の面積が、ソース電極２４ｓとゲート電極２４ｇとが互いに重なる部分の面積と、ドレイン電極２４ｄとゲート電極２４ｇとが互いに重なる部分の面積との和よりも小さくなるように、画素スイッチング用トランジスター２４を構成することで、画素スイッチング用トランジスター２４のオン電流の低下を招くことなく、画素スイッチング用トランジスター２４の漏れ電流の発生を抑制することができる。

＜電子機器＞
次に、上述した電気泳動表示装置を適用した電子機器について、図９及び図１０を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。

図９は、電子ペーパー１４００の構成を示す斜視図である。

図９に示すように、電子ペーパー１４００は、上述した実施形態に係る電気泳動表示装置１を表示部１４０１として備えている。電子ペーパー１４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１４０２を備えて構成されている。

図１０は、電子ノート１５００の構成を示す斜視図である。

図１０に示すように、電子ノート１５００は、図９で示した電子ペーパー１４００が複数枚束ねられ、カバー１５０１に挟まれているものである。カバー１５０１は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

上述した電子ペーパー１４００及び電子ノート１５００は、上述した実施形態に係る電気泳動表示装置を備えるので、高品質な画像表示を行うことが可能である。

尚、本発明は、上述の実施形態で説明した電気泳動表示装置以外にも、液晶表示装置、有機ＥＬ表示装置等にも適用可能である。

本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体装置用基板、該半導体装置用基板を備える半導体装置、及び該半導体装置を備える電子機器もまた本発明の技術的範囲に含まれるものである。

２４…画素スイッチング用トランジスター、２４ａ…半導体層、２４ａＣ１、２４ａＣ２…チャネル領域、２４ａＤ…ドレイン領域、２４ａＳ…ソース領域、２４ａＭ…中間領域、２４ｄ…ドレイン電極、２４ｆ…浮遊電極、２４ｇ…ゲート電極、２４ｓ…ソース電極、３０１、３０２…基板

Claims (7)

1. 基板上に、
   ソース領域と、ドレイン領域と、該ソース領域及びドレイン領域間に形成された複数のチャネル領域と、該複数のチャネル領域のうち互いに隣り合うチャネル領域間に形成された中間領域とを有する半導体層と、
   前記基板上で平面的に見て前記ソース領域に重なり、前記ソース領域に接触するソース電極と、
   前記基板上で平面的に見て前記ドレイン領域に重なり、前記ドレイン領域に接触するドレイン電極と、
   前記基板上で平面的に見て、前記複数のチャネル領域及び前記中間領域に重なると共に、前記ソース電極のうち前記ソース領域に重なる部分及び前記ドレイン電極のうち前記ドレイン領域に重なる部分の各々に少なくとも部分的に重なるゲート電極と、
   前記基板上で平面的に見て、前記中間領域に重なり、該中間領域に接触すると共に、前記ソース電極及び前記ドレイン電極と互いに同一の材料からなる浮遊電極と
   を備え、
   前記基板上における前記半導体層が形成された領域において、前記基板上で平面的に見て、前記浮遊電極及び前記ゲート電極が互いに重なる部分の面積は、前記ソース電極及び前記ゲート電極が互いに重なる部分の面積と、前記ドレイン電極及び前記ゲート電極が互いに重なる部分の面積との和よりも小さい
   ことを特徴とする半導体装置用基板。
2. 前記ソース電極、前記ドレイン電極及び前記浮遊電極は、互いに同層に配置されていることを特徴とする請求項１に記載の半導体装置用基板。
3. 前記ゲート電極は、前記半導体層よりも下層側に配置され、
   前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記半導体層よりも上層側に配置される
   ことを特徴とする請求項１又は２に記載の半導体装置用基板。
4. 前記ゲート電極は、前記半導体層よりも下層側に配置され、
   前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記ゲート電極よりも上層側であって前記半導体層よりも下層側に配置される
   ことを特徴とする請求項１又は２に記載の半導体装置用基板。
5. 前記ゲート電極は、前記半導体層よりも上層側に配置され、
   前記ソース電極、前記ドレイン電極及び前記浮遊電極は、前記半導体層よりも下層側に配置される
   ことを特徴とする請求項１又は２に記載の半導体装置用基板。
6. 請求項１から５のいずれか一項に記載の半導体装置用基板を備えることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置を備えることを特徴とする電子機器。

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