KR20110134687A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

표시 장치 및 그 제조 방법에서, 본 발명의 실시예에 따른 표시 장치는 기판과, 상기 기판 상에 형성된 반도체층과, 상기 반도체층 위에 형성된 유기 절연막과, 상기 유기 절연막 위에 형성된 복수의 도전 배선들, 그리고 상기 복수의 도전 배선들 사이에서 상기 유기 절연막에 형성된 오픈 그루브를 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 실시예는 표시 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 성능을 향상시키고 불량의 발생을 억제한 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등과 같은 대부분의 평판형 표시 장치들에는 박막 트랜지스터(thin film transistor)와 함께 유기 절연막이 사용된다.
유기 절연막은 접촉 구멍 등을 형성하거나 도전막을 패터닝하는 과정에서 여러 식각 공정들에 노출된다. 그런데, 유기 절연막이 식각 공정, 특히 건식 식각 공정에 노출 되면 표면 거칠기가 급격히 증가된다. 표면 거칠기가 증가된 유기 절연막 위에서 도전막을 증착하고 패터닝할 경우, 유기 절연막의 표면에 도전 물질이 잔존하기 쉽다. 이와 같이, 유기 절연막의 표면에 잔존하는 도전 물질로 인해 도전 배선 간에 전기적으로 절연되지 못하고 단락이 발생되는 문제점이 있다.
본 발명의 실시예들은 내부 단락을 방지한 표시 장치를 제공한다.
상기한 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 표시 장치는 기판과, 상기 기판 상에 형성된 반도체층과, 상기 반도체층 위에 형성된 유기 절연막과, 상기 유기 절연막 위에 형성된 복수의 도전 배선들, 그리고 상기 복수의 도전 배선들 사이에서 상기 유기 절연막에 형성된 오픈 그루브(open groove)를 포함한다.
상기 복수의 도전 배선들은 상기 오픈 그루브를 사이에 두고 서로 이격될 수 있다.
상기 반도체층 상에 형성된 게이트 전극과, 상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막을 더 포함할 수 있다.
상기 유기 절연막과 상기 게이트 전극 사이에 배치된 무기 절연막을 더 포함할 수 있다.
상기 오픈 그루브는 상기 유기 절연막과 함께 상기 무기 절연막에도 형성될 수 있다.
상기 무기 절연막은 수소를 함유한 질화규소막을 포함할 수 있다.
상기 반도체층은 다결정 규소막을 패터닝하여 형성될 수 있다.
상기 복수의 도전 배선들은 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 반도체층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성되며 상기 복수의 도전 배선들의 일부인 제2 캐패시터 전극을 더 포함할 수 있다.
상기한 표시 장치는 상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 유기 발광층, 그리고 상기 유기 발광층 위에 형성된 공통 전극을 더 포함할 수 있다.
상기 게이트 전극은 게이트 투명층과 상기 게이트 투명층 위에 형성된 게이트 금속층을 포함하는 이중층으로 형성될 수 있다. 그리고 상기 화소 전극은 상기 게이트 전극의 게이트 투명층과 동일한 층에 동일한 소재로 형성될 수 있다.
또한, 상기한 표시 장치는 상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 액정층, 그리고 상기 액정층 위에 형성된 공통 전극을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치 제조 방법은 기판을 마련하는 단계와, 상기 기판에 반도체층을 형성하는 단계와, 상기 반도체층 위에 유기 절연막을 형성하는 단계와, 상기 유기 절연막을 패터닝하여 오픈 그루브(open groove)를 형성하는 단계와, 상기 유기 절연막 위에 복수의 도전 배선들을 형성하는 단계를 포함한다. 그리고 상기 복수의 도전 배선들은 상기 오픈 그루브를 사이에 두고 서로 이격된다.
상기 반도체층 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 더 포함하며, 상기 유기 절연막은 상기 게이트 전극 상에 형성될 수 있다.
상기 복수의 도전 배선들은 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 반도체층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성되며 상기 복수의 도전 배선들의 일부인 제2 캐패시터 전극을 더 포함할 수 있다.
상기 게이트 전극과 상기 유기 절연막 사이에 무기 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 유기 절연막, 상기 무기 절연막, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 드러내는 복수의 접촉 구멍들을 가지며, 상기 복수의 접촉 구멍들은 상기 오픈 그루브와 함께 형성될 수 있다.
상기 복수의 접촉 구멍들과 상기 오픈 그루브는 상기 반도체층 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 상기 무기 절연막을 형성하는 단계와, 상기 무기 절연막 위에 상기 유기 절연막을 형성하는 단계와, 하프톤(halftone) 노광을 이용한 사진 식각 공정을 통해 상기 복수의 접촉 구멍들이 형성될 위치의 상기 유기 절연막과 상기 무기 절연막을 제거하고 상기 오픈 그루브가 형성될 위치의 상기 유기 절연막의 일부를 제거하는 단계와, 식각 공정을 통해 상기 복수의 접촉 구멍들이 형성될 위치의 게이트 절연막을 제거하여 반도체층을 드러내는 단계, 그리고 상기 오픈 그루브가 형성될 위치에 잔존하는 상기 유기 절연막의 나머지 일부를 제거하는 단계를 통해 형성될 수 있다.
상기 오픈 그루브는 상기 유기 절연막과 상기 무기 절연막을 함께 패터닝하여 형성될 수 있다.
상기 무기 절연막은 질화규소막 및 산화규소막 중 하나 이상을 포함할 수 있다.
상기 무기 절연막은 실란, 암모니아, 및 수소를 사용하는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법을 통해 형성되는 질화규소막을 포함할 수 있다.
상기한 표시 장치 제조 방법은 상기 게이트 전극 위에 상기 무기 절연막을 형성한 후, 어닐링 공정을 진행하는 단계를 더 포함할 수 있다.
상기 어닐링 공정은 섭씨 250도 이상의 온도로 열처리하는 과정을 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 내부 단락을 방지할 수 있다.
또한, 표시 장치에 사용되는 박막 트랜지스터의 반도체층을 효과적으로 어닐링할 수 있다.
또한, 상기한 표시 장치를 효과적인 제조할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 표시 장치가 갖는 일 화소 영역을 나타낸 배치도이다.
도 3은 도 2의 박막 트랜지스터, 캐패시터, 및 유기 발광 소자를 중심으로 확대 도시한 부분 단면도이다.
도 4 내지 도 9는 도 2의 표시 장치의 제조 과정을 순차적으로 나타난 단면도들이다.
도 10은 본 발명의 제2 실시예에 따른 표시 장치의 구조를 나타낸 부분 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 표시 장치의 구조를 나타낸 부분 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 그리고 여러 실시예들에 있어서, 제1 실시예 이외의 실시예들에서는 제1 실시예와 다른 구성을 중심으로 설명한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 내지 도 3를 참조하여 본 발명의 제1 실시예에 따른 표시 장치(101)를 설명한다.
도 1에 도시한 바와 같이, 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 제1 실시예에서, 반드시 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(90)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 따라서, 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 본 발명의 제1 실시예에서, 표시 장치(101)는 하나의 화소 영역(PE)마다 각각 형성된 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극(153, 156), 반도체층(133, 136), 소스 전극(184, 187), 및 드레인 전극(185, 188)을 포함한다.
또한, 기판 본체(111) 상에 게이트 라인(151), 데이터 라인(181), 및 공통 전원 라인(182)이 형성된다. 하나의 화소 영역(PE)은 게이트 라인(151), 데이터 라인(181), 및 공통 전원 라인(182)에 의해 정의될 수 있다. 하지만, 화소 영역(PE)이 이에 한정되는 것은 아니다. 또한, 기판 본체(111) 상에 캐패시터 라인이 추가로 형성될 수도 있다.
데이터 라인(181)에는 제1 박막 트랜지스터(10)의 소스 전극(184)이 연결되고, 게이트 라인(151)에는 제1 박막 트랜지스터(10)의 게이트 전극(153)이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극(185)과 캐패시터(90) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 드레인 전극(185)은 캐패시터(90)의 제1 캐패시터 전극(139)과 연결된다. 또한, 제1 박막 트랜지스터(10)의 드레인 전극(185)은 제2 박막 트랜지스터(20)의 게이트 전극(156)이 연결된다. 그리고 제2 박막 트랜지스터(20)의 소스 전극(187)에는 공통 전원 라인(188)이 연결되며, 드레인 전극(188)에는 유기 발광 소자(70)의 애노드 전극이 연결된다. 이하, 유기 발광 소자(70)의 애노드 전극은 화소 전극이라 하고, 캐소드 전극은 공통 전극이라 한다. 또한, 애노드 전극과 캐소드 전극은 그 위치가 서로 바뀔 수도 있다.
제1 박막 트랜지스터(10)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제1 박막 트랜지스터(10)가 순간적으로 턴온되면 캐패시터(90)는 축전되고, 이때 축전되는 전하량은 데이터 라인(181)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제1 박막 트랜지스터(10)가 턴오프된 상태에서 제2 박막 트랜지스터(20)의 게이트 전위는 캐패시터(90)에 축전된 전위를 따라서 상승한다. 그리고 제2 박막 트랜지스터(20)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(182)에 인가되던 전압이 제2 박막 트랜지스터(20)를 통하여 유기 발광 소자(70)에 인가되고, 유기발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
이하, 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(10, 20), 유기 발광 소자(70), 및 캐패시터(90)의 구조를 적층 순서에 따라 상세히 설명한다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 버퍼층(120)은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성된다.
버퍼층(120)은 기판(111)에서 발생하는 수분 또는 불순물의 확산 및 침투를 방지하고, 표면을 평탄화하며, 반도체층을 형성하기 위한 결정화 공정에서 열의 전달 속도를 조절하여 결정화가 잘 이루어질 수 있도록 돕는 역할을 한다.
버퍼층(120)은 기판(111)의 종류 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(120) 위에는 반도체층(133, 136) 및 제1 캐패시터 전극(139)이 형성된다. 반도체층(133, 136) 및 제1 캐패시터 전극(139)은 버퍼층(120) 위에 비정질 규소막을 형성하고 이를 결정화하여 다결정 규소막을 형성한 후 패터닝하여 형성된다. 하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 경우에 따라, 제1 캐패시터 전극(139)은 반도체층(133, 136)과 다른 소재로 형성될 수도 있다.
반도체층(133, 136) 및 제1 캐패시터 전극(139) 위에는 게이트 절연막(140)이 형성된다. 구체적으로, 게이트 절연막(140)은 버퍼층(120) 위에서 반도체층(133, 136) 및 제1 캐패시터 전극(139)을 덮도록 형성된다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
게이트 절연막 패턴(140) 위에는 게이트 전극(153, 16) 및 화소 전극(710)이 형성된다. 게이트 전극(153, 156)은 반도체층(133, 136)의 채널 영역(1333, 1366)과 중첩되도록 반도체층(133, 136) 상에 형성된다. 반도체층(133, 136)은 불순물이 도핑되지 않은 채널 영역(1333, 1366)과, 채널 영역(1333, 1366)의 양측에 각각 배치되어 불순물이 도핑된 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)으로 구분된다. 게이트 전극(153, 156)은 불순물을 도핑하여 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)을 형성하는 과정에서 채널 영역(1333, 1366)에 불순물이 도핑되는 것을 차단하는 역할을 한다. 또한, 반도체층(133, 136)의 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)에 불순물을 도핑하는 과정에서 제1 캐패시터 전극(139)에도 불순물이 함께 도핑될 수 있다.
또한, 게이트 전극(153, 156)은 게이트 투명층과 게이트 투명층 상에 형성된 게이트 금속층을 포함하는 이중층으로 형성된다. 게이트 금속층은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 형성된다. 게이트 투명층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZITO (Zinc Indium Tin Oxide), GITO(Gallium Indium Tin Oxide), In2O3(Indium Oxide), ZnO(Zinc Oxide), GIZO(Gallium Indium Zinc Oxide), GZO(Gallium Zinc Oxide), FTO(Fluorine Tin Oxide), 및 AZO(Aluminum-Doped Zinc Oxide) 등과 같은 투명 도전층들 중 하나 이상을 포함한다.
화소 전극(710)은 게이트 전극(153,156)의 게이트 투명층과 동일한 소재로 동일한 층에 형성된다.
게이트 전극(153, 156) 위에는 무기 절연막(160)이 형성된다. 무기 절연막(160)은 질화규소막 및 산화규소막 중 하나 이상을 포함한다. 즉, 무기 절연막(160)은 질화규소막 또는 산화규소막으로 형성된 단층으로 형성되거나, 질화규소막과 산화규소막이 적층된 복층으로 형성될 수 있다. 또한, 무기 절연막(160)은 수소를 함유할 수 있다. 특히, 질화규소막이 공정 조건 상 용이하게 수소를 함유할 수 있다. 무기 절연막(160)은 절연 기능 이외에 반도체층(133, 136)을 어닐링(annealing)하는 과정에서 반도체층(133, 136)에 수소를 공급하여 어닐링이 원활하게 진행될 수 있도록 돕는 역할도 할 수 있다.
하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 따라서, 무기 절연막(160)은 생략될 수도 있다. 즉, 후술할 유기 절연막(170)이 게이트 전극(153, 156) 상에 바로 형성될 수도 있다.
또한, 무기 절연막(160)은 화소 전극(710) 위에는 형성되지 않는다. 즉, 무기 절연막(160)은 화소 전극(710)을 드러내도록 형성된다.
무기 절연막(160) 위에는 유기 절연막(170)이 형성된다. 유기 절연막(170)은 무기 절연막(160)보다 상대적으로 두꺼운 두께로 형성하기 용이하다. 따라서, 유기 절연막(170)은 안정적인 층간 절연을 확보할 수 있도록 충분히 두꺼운 두께로 형성될 수 있다. 일례로, 유기 절연막(170)은 3㎛(마이크로미터) 내외의 두께를 갖도록 형성될 수 있다.
또한, 유기기 절연막(170)은, 무기 절연막(160)과 마찬가지로, 화소 전극(710) 위에는 형성되지 않는다. 즉, 유기 절연막(170)도 화소 전극(710)을 드러내도록 형성된다.
유기 절연막(170)에는 오픈 그루브(open groove)(7080)가 형성된다. 본 발명의 제1 실시예에서 오픈 그루브(7080)는 유기 절연막(170)에 형성되어 유기 절연막(170) 아래에 위치하는 무기 절연막(160)을 드러낸다.
또한, 유기 절연막(170), 무기 절연막(160), 및 게이트 절연막(140)은 함께 반도체층(133, 136)의 일부를 드러내는 복수의 접촉 구멍들(7644, 7645, 7647, 7648)을 갖는다. 복수의 접촉 구멍들(7644, 7645, 7647, 7648)은 반도체층(133, 136)의 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)의 일부를 드러낸다.
또한, 유기 절연막(170)은 제1 캐패시터 전극(139) 위에 형성된 캐패시터용 개구부(7090)를 갖는다. 이는 제1 캐패시터 전극(139)과 제2 캐패시터 전극(189) 사이의 두께가 지나치게 두꺼워져 캐패시터(90)의 용량이 저하되는 것을 방지하기 위함이다.
유기 절연막(170) 위에는 복수의 도전 배선들(184, 185, 187, 188, 189)이 형성된다. 복수의 도전 배선들은 소스 전극(184, 187), 드레인 전극(185, 188), 및 제2 캐패시터 전극(189)을 포함한다. 그리고 복수의 도전 배선들은 데이터 라인(181)(도 2에 도시) 및 공통 전원 라인(183)(도 2에 도시)을 더 포함할 수 있다.
또한, 복수의 도전 배선들(184, 185, 187, 188, 189)은 게이트 전극(153, 156)과 마찬가지로, 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 만들어질 수 있다.
소스 전극(184, 187) 및 드레인 전극(185, 188)은 각각 접촉 구멍들(7644, 7645, 7647, 7648)을 통해 반도체층(133, 136)의 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)과 접촉된다.
또한, 제2 캐패시터 전극(189)이 소스 전극(184, 187) 및 드레인 전극(185, 188)과 동일한 위치에 형성되었으나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 따라서, 제2 캐패시터는 전극(189)은 게이트 전극(153, 156)과 동일한 층에 형성될 수도 있다.
오픈 그루브(7080)는 복수의 도전 배선들(184, 185, 187, 188, 189) 사이에 형성된다. 즉, 복수의 도전 배선들(184, 185, 187, 188, 189)은 오픈 그루브(7080)를 사이에 두고 서로 이격된다. 이와 같이, 오픈 그루브(7080)가 복수의 도전 배선들(184, 185, 187, 188, 189)을 각각 둘러싸 고립시킴으로써, 각 도전 배선들(184, 185, 187, 188, 189)을 서로 안정적으로 절연시킬 수 있다. 즉, 도전 배선들(184, 185, 187, 188, 189)을 패터닝하는 과정에서 도전 물질이 유기 절연막(170)의 표면에 불필요하게 잔존하더라도 오픈 그루브(7080)에 의해 도전 배선들(184, 185, 187, 188, 189)이 서로 단락되는 것을 방지할 수 있다.
복수의 도전 배선들(184, 185, 187, 188, 189) 위에는 화소 정의막(190)이 형성된다. 화소 정의막(190)은 화소 전극(710)의 일부를 드러내는 화소 개구부(195)를 포함한다. 화소 정의막(190)은 해당 기술 분야의 종사자에게 공지된 다양한 유기 또는 무기 물질로 형성될 수 있다. 예를 들어, 화소 정의막(190)은 감광성 유기막으로 패터닝된 후, 열경화 또는 광경화되어 형성될 수 있다.
유기 발광층(720)은 화소 전극(710) 위에 형성되고, 공통 전극(730)은 유기 발광층(720) 위에 형성된다. 화소 전극(710), 유기 발광층(720), 및 공통 전극(730)은 유기 발광 소자(70)가 된다. 그리고, 화소 전극(710), 유기 발광층(720), 및 공통 전극(730)이 차례로 적층되는 화소 정의막(190)의 화소 개구부(195)는 실제 유기 발광 소자(70)의 발광 영역이 된다.
이와 같은 구성에 의하여, 본 발명의 제1 실시예에 따른 표시 장치(101)는 내부 단락을 안정적으로 방지할 수 있다. 또한, 표시 장치(101)에 사용되는 박막 트랜지스터(10, 20)의 반도체층(133, 136)을 효과적으로 어닐링할 수 있다.
이하, 도 4 내지 도 9을 참조하여 본 발명의 제1 실시예에 따른 표시 장치(101)의 제조 방법을 설명한다.
먼저, 도 4에 도시한 바와 같이, 기판(111) 상에 버퍼층(120)을 형성한다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다.
다음, 버퍼층(120) 위에 반도체층(133, 136) 및 제1 캐패시터 전극(139)을 형성한다. 반도체층(133, 136)은 버퍼층(120) 위에 비정질 규소막을 증착하고 이를 결정화하여 다결정 규소막을 형성한 후 패터닝하는 방법으로 형성할 수 있다.
비정질 규소막을 결정화시키는 방법으로는 고상 결정화법(solid phase crystallization), 엑시머 레이저 결정화법(excimer laser crystallization), 금속 유도 결정화(metal induced crystallization, MIC) 방법, 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 방법, 및 SGS 결정화(super grain silicon crystallization) 방법 등 해당 기술 분야의 종사자에게 공지된 다양한 결정화 방법들이 사용될 수 있다.
다음, 반도체층(133, 136) 및 제1 캐패시터 전극(139)을 덮는 게이트 절연막(140)을 형성한다. 그리고 게이트 절연막(140) 위에 게이트 투명층 및 게이트 금속층을 차례로 적층시킨다.
다음, 도 5에 도시한 바와 같이, 게이트 투명층 및 게이트 금속층을 패터닝하여 게이트 전극(153, 156) 및 화소 전극 중간체(7100)를 형성한다. 즉, 게이트 전극(153, 156) 및 화소 전극 중간체(7100)는 이중층으로 형성된다.
다음, 반도체층(133, 136)에 불순물을 도핑한다. 이때, 반도체층(133, 136)은 불순물이 도핑되지 않은 채널 영역(1333, 1366)과, 불순물이 도핑된 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)으로 구분된다. 게이트 전극(153, 156)은 반도체층(133, 136)의 채널 영역(1333, 1366)에 불순물이 도핑되는 것을 차단하는 역할을 한다.
다음, 도 6에 도시한 바와 같이, 게이트 전극(153, 156) 및 화소 전극 중간체(7100) 위에 무기 절연막(160)을 형성한다. 무기 절연막(160)은 질화규소막 및 산화규소막 중 하나 이상을 포함한다. 즉, 무기 절연막(160)은 질화규소막 또는 산화규소막으로 형성된 단층으로 형성되거나, 질화규소막과 산화규소막이 적층된 복층으로 형성될 수 있다. 또한, 무기 절연막(160)은 수소를 함유한다.
일례로, 무기 절연막(160)은 실란, 암모니아, 및 수소를 사용하는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법을 통해 형성되는 질화규소막을 포함할 수 있다. 이와 같이 형성된 질화규소막은 수소를 함유하며, 이 수소는 후술할 반도체층(133, 136)에 대한 어닐링 공정의 효과를 향상시킨다.
다음, 어닐링 공정을 진행하여 반도체층(133, 136)의 결정 결함을 치유한다. 어닐링 공정은 섭씨 250도 이상의 온도로 열처리하는 과정을 포함한다. 섭씨 400도의 온도가 가해질 때 반도체층(133, 136)의 결정 결함이 가장 효과적으로 치유될 수 있다.
한편, 무기 절연막(160)이 생략되고 게이트 전극(153, 156) 바로 위에 유기 절연막(170)이 형성된 상태에서 어닐링 공정이 진행되면, 섭씨 250도 이상의 온도로 어닐링 공정을 진행하기 어렵다. 이는 약 섭씨 230도 이상의 열이 가해지면 유기 절연막(170)이 탄화되어 손상되기 때문이다.
하지만, 본 발명의 제1 실시에에서는 게이트 전극(153, 156) 바로 위에 무기 절연막(160)을 형성하고 어닐링 공정을 진행하므로, 최적 온도로 어닐링 공정을 진행할 수 있다.
또한, 유기 절연막(170)보다 질화규소막과 같은 무기 절연막(160)이 더 많은 수소 성분을 포함하므로, 무기 절연막(160)을 형성할 경우 더욱 효과적으로 반도체층(133, 136)의 어닐링 공정을 진행할 수 있다.
무기 절연막(160) 위에 유기 절연막(170)을 형성한 후, 도 7에 도시한 바와 같이, 하프톤(halftone) 노광을 이용한 사진 식각 공정을 통해 복수의 접촉 구멍들(7644, 7645, 7647, 7648)(도 8에 도시)이 형성될 위치의 유기 절연막(170)과 무기 절연막(160)을 제거한다. 또한, 화소 전극 중간체(7100)가 드러나도록 화소 전극 중간체(7100) 상의 유기 절연막(170)과 무기 절연막(160)을 모두 제거한다. 또한, 오픈 그루브(7080)가 형성될 위치의 유기 절연막(170) 일부를 제거한다. 즉, 오픈 그루브(7080)가 형성될 위치의 유기 절연막(170)은 모두 제거되지 않고 일부 잔존한다. 이때, 제1 캐패시터 전극(139) 위에서 캐패시터용 개구부(7090)(도 8에 도시)가 형성될 위치의 유기 절연막(170) 일부도 함께 제거한다.
다음, 복수의 접촉 구멍들(7644, 7645, 7647, 7648)이 형성될 위치의 게이트 절연막(140)을 건식 식각 공정을 통해 제거한다. 건식 식각 공정은 방향성을 갖는 플라즈마 식각 방법이 사용된다. 건식 식각 공정에는 C4F8, SF6, 및 CF4 등과 같이 불소 성분을 포함하는 가스가 이용된다. 이때, 오픈 그루브(7080)가 형성될 위치 및 캐패시터용 개구부(7090)가 형성될 위치에 잔존하는 유기 절연막(170)은 게이트 절연막(140)을 식각하는 과정에서 유기 절연막(170) 아래에 위치하는 무기 절연막(160)이 제거 또는 손상되지 않도록 보호한다. 이는 유기 절연막(170)과 게이트 절연막(140)의 식각 선택비가 다르기에 가능하다. 반면, 무기 절연막(160)은 게이트 절연막(140)과 동일 또는 유사한 식각 선택비를 갖는다. 따라서, 유기 절연막(170)의 잔존 부분이 없다면, 게이트 절연막(140)을 식각하는 과정에서 무기 절연막(160)도 함께 식각되거나 손상될 수 있다.
다음, 도 8에 도시한 바와 같이, 에싱(ashing) 공정을 통해 오픈 그루브(7080)가 형성될 위치와 캐패시터용 개구부(7090)가 형성될 위치에 잔존하던 유기 절연막(170)을 제거하여 오픈 그루브(7080) 및 캐패시터용 개구부(7090)를 완성한다.
다음, 도 9에 도시한 바와 같이, 화소 전극 중간체(7100)의 게이트 금속층을 제거하여 화소 전극(710)을 형성한다. 그리고 유기 절연막(170) 위에 복수의 도전 배선들(184, 185, 187, 188, 189)을 형성한다. 복수의 도전 배선들은 소스 전극(184, 187), 드레인 전극(185, 188), 및 제2 캐패시터 전극(189)을 포함한다.
소스 전극(184, 187) 및 드레인 전극(185, 188)은 복수의 접촉 구멍들(7644, 7645, 7647, 7648)을 통해 반도체층(133, 136)의 소스 영역(1334, 1367) 및 드레인 영역(1335, 1368)과 각각 접촉된다.
다음, 앞서 도 3에 도시한 바와 같이, 화소 전극(710)을 드러내는 화소 개구부(195)를 갖는 화소 정의막(190)을 형성한다. 그리고 화소 개구부(195)를 통해 드러난 화소 전극(710) 위에 유기 발광층(720) 및 공통 전극(730)을 차례로 형성한다.
다음, 대향 기판(210)을 배치하여 유기 발광 소자(70) 등을 커버한다.
이상과 같은 제조 방법을 통하여, 본 발명의 제1 실시예에 따른 표시 장치(101)를 효과적으로 제조할 수 있다. 이에, 표시 장치(101)는 내부 단락을 안정적으로 방지할 수 있으며, 표시 장치(101)에 사용되는 박막 트랜지스터(10, 20)의 반도체층(133, 136)을 효과적으로 어닐링할 수 있다.
이하, 도 10을 참조하여 본 발명의 제2 실시예에 따른 표시 장치(102)를 설명한다.
도 10에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 표시 장치(102)는 오픈 그루브(7680)가 유기 절연막(170)과 함께 무기 절연막(160)에도 형성된다. 즉, 오픈 그루브(7680)은 더욱 깊은 깊이를 가질 수 있다. 따라서, 오픈 그루브(7680)는 각 도전 배선들(184, 185, 187, 188, 189)을 서로 안정적으로 절연시킬 수 있다.
이와 같은 구성에 의하여, 표시 장치(102)는 내부 단락을 안정적으로 방지할 수 있으며, 표시 장치(102)에 사용되는 박막 트랜지스터(10, 20)의 반도체층(133, 136)을 효과적으로 어닐링할 수 있다.
또한, 본 발명의 제2 실시예에 따른 표시 장치(102)의 제조 방법은 오픈 그루브(7680)를 유기 절연막(170)과 무기 절연막(160)에 함께 형성하는 점을 제외하면 제1 실시예와 동일하다.
이하, 도 11을 참조하여 본 발명의 제3 실시예에 따른 표시 장치(103)를 설명한다.
본 발명의 제3 실시예에 따른 표시 장치(103)는 유기 발광 소자(70)(도 2에 도시) 대신 액정층(300)을 포함한다. 구체적으로, 표시 장치(103)는 박막 트랜지스터(20)의 드레인 전극(188)과 연결된 화소 전극(310)과, 화소 전극(310) 위에 형성된 액정층(300), 그리고 액정층(300) 위에 형성된 공통 전극(320)을 포함한다.
액정층(300)은 해당 기술 분야의 종사자에게 공지된 다양한 액정을 포함할 수 있다.
또한, 표시 장치(103)는 액정층(300)을 사이에 두고 기판(111)와 대향 배치된 대향 기판(210)을 더 포함한다. 공통 전극(320)은 대향 기판(210)에 형성된다.
또한, 표시 장치(102)는 기판 본체(111) 및 대향 기판(210)에 각각 부착된 편광판들(410, 420)을 더 포함할 수 있다.
또한, 제1 실시예와 마찬가지로, 무기 절연막(160)은 게이트 전극 위에 형성되며, 유기 절연막(170)은 무기 절연막(160) 위에 형성된다. 유기 절연막(170) 위에는 소스 전극(187) 및 드레인 전극(188)을 포함하는 복수의 도전 배선들이 형성된다.
오픈 그루브(7080)는 유기 절연막(170)에 형성된다. 복수의 도전 배선들(187, 188)은 오픈 그루브(7080)를 사이에 두고 서로 이격된다. 즉, 오픈 그루브(7080)는 복수의 도전 배선들(187, 188)을 둘러싸 고립시킨다.
하지만, 본 발명의 제3 실시예가 전술한 바에 한정되는 것은 아니다. 따라서, 오픈 그루브(7080)는, 제2 실시예와 마찬가지로, 유기 절연막(170)과 함께 무기 절연막(160)에도 형성될 수 있다.
이와 같은 구성에 의하여, 액정 구동에 의해 화상을 표시하는 표시 장치(103)도 내부 단락을 안정적으로 방지할 수 있으며, 표시 장치(103)에 사용되는 박막 트랜지스터(20)의 반도체층(136)을 효과적으로 어닐링할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10, 20: 박막 트랜지스터 70: 유기 발광 소자
90: 캐패시터 101, 102, 103: 표시 장치
111: 기판 120: 버퍼층
133, 136: 반도체층 139: 제1 캐패시터 전극
140: 게이트 절연막 153, 156: 게이트 전극
160: 유기 절연막 170: 무기 절연막
184, 187: 소스 전극 185, 188: 드레인 전극
190: 화소 정의막 710: 화소 전극
720: 유기 발광층 730: 공통 전극
910, 920: 구동 회로
DA: 표시 영역 NA: 비표시 영역
PE: 화소 영역

Claims (24)

  1. 기판;
    상기 기판 상에 형성된 반도체층;
    상기 반도체층 위에 형성된 유기 절연막;
    상기 유기 절연막 위에 형성된 복수의 도전 배선들; 및
    상기 복수의 도전 배선들 사이에서 상기 유기 절연막에 형성된 오픈 그루브(open groove)
    를 포함하는 표시 장치.
  2. 제1항에서,
    상기 복수의 도전 배선들은 상기 오픈 그루브를 사이에 두고 서로 이격된 표시 장치.
  3. 제1항에서,
    상기 반도체층 상에 형성된 게이트 전극과, 상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막을 더 포함하는 표시 장치.
  4. 제3항에서,
    상기 유기 절연막과 상기 게이트 전극 사이에 배치된 무기 절연막을 더 포함하는 표시 장치.
  5. 제4항에서,
    상기 오픈 그루브는 상기 유기 절연막과 함께 상기 무기 절연막에도 형성된 표시 장치.
  6. 제4항에서,
    상기 무기 절연막은 수소를 함유한 질화규소막을 포함하는 표시 장치.
  7. 제1항에서,
    상기 반도체층은 다결정 규소막을 패터닝하여 형성된 표시 장치.
  8. 제1항에서,
    상기 복수의 도전 배선들은 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  9. 제8항에서,
    상기 반도체층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성되며 상기 복수의 도전 배선들의 일부인 제2 캐패시터 전극을 더 포함하는 표시 장치.
  10. 제1항 내지 제9항 중 어느 한 항에서,
    상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 유기 발광층, 그리고 상기 유기 발광층 위에 형성된 공통 전극을 더 포함하는 표시 장치.
  11. 제10항에서,
    상기 게이트 전극은 게이트 투명층과 상기 게이트 투명층 위에 형성된 게이트 금속층을 포함하는 이중층으로 형성되며,
    상기 화소 전극은 상기 게이트 전극의 게이트 투명층과 동일한 층에 동일한 소재로 형성된 표시 장치.
  12. 제1항 내지 제9항 중 어느 한 항에서,
    상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 액정층, 그리고 상기 액정층 위에 형성된 공통 전극을 더 포함하는 표시 장치.
  13. 기판을 마련하는 단계;
    상기 기판에 반도체층을 형성하는 단계;
    상기 반도체층 위에 유기 절연막을 형성하는 단계;
    상기 유기 절연막을 패터닝하여 오픈 그루브(open groove)를 형성하는 단계;
    상기 유기 절연막 위에 복수의 도전 배선들을 형성하는 단계
    를 포함하며,
    상기 복수의 도전 배선들은 상기 오픈 그루브를 사이에 두고 서로 이격되는 표시 장치 제조 방법.
  14. 제13항에서,
    상기 반도체층 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 더 포함하며,
    상기 유기 절연막은 상기 게이트 전극 상에 형성되는 표시 장치 제조 방법.
  15. 제14항에서,
    상기 복수의 도전 배선들은 소스 전극 및 드레인 전극을 포함하는 표시 장치 제조 방법.
  16. 제15항에서,
    상기 반도체층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성되며 상기 복수의 도전 배선들의 일부인 제2 캐패시터 전극을 더 포함하는 표시 장치 제조 방법.
  17. 제14항에서,
    상기 게이트 전극과 상기 유기 절연막 사이에 무기 절연막을 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
  18. 제17항에서,
    상기 유기 절연막, 상기 무기 절연막, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 드러내는 복수의 접촉 구멍들을 가지며,
    상기 복수의 접촉 구멍들은 상기 오픈 그루브와 함께 형성되는 표시 장치 제조 방법.
  19. 제18항에서,
    상기 복수의 접촉 구멍들과 상기 오픈 그루브는,
    상기 반도체층 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 무기 절연막을 형성하는 단계와;
    상기 무기 절연막 위에 상기 유기 절연막을 형성하는 단계와;
    하프톤(halftone) 노광을 이용한 사진 식각 공정을 통해 상기 복수의 접촉 구멍들이 형성될 위치의 상기 유기 절연막과 상기 무기 절연막을 제거하고, 상기 오픈 그루브가 형성될 위치의 상기 유기 절연막의 일부를 제거하는 단계와;
    식각 공정을 통해 상기 복수의 접촉 구멍들이 형성될 위치의 게이트 절연막을 제거하여 반도체층을 드러내는 단계; 그리고
    상기 오픈 그루브가 형성될 위치에 잔존하는 상기 유기 절연막의 나머지 일부를 제거하는 단계
    를 통해 형성되는 표시 장치 제조 방법.
  20. 제17항에서,
    상기 오픈 그루브는 상기 유기 절연막과 상기 무기 절연막을 함께 패터닝하여 형성되는 표시 장치 제조 방법.
  21. 제17항에서,
    상기 무기 절연막은 질화규소막 및 산화규소막 중 하나 이상을 포함하는 표시 장치 제조 방법.
  22. 제17항에서,
    상기 무기 절연막은 실란, 암모니아, 및 수소를 사용하는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법을 통해 형성되는 질화규소막을 포함하는 표시 장치 제조 방법.
  23. 제17항 내지 22항 중 어느 한 항에서,
    상기 게이트 전극 위에 상기 무기 절연막을 형성한 후, 어닐링 공정을 진행하는 단계를 더 포함하는 표시 장치 제조 방법.
  24. 제23항에서,
    상기 어닐링 공정은 섭씨 250도 이상의 온도로 열처리하는 과정을 포함하는 표시 장치 제조 방법.
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