JP5498892B2 - 薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法 - Google Patents

薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法 Download PDF

Info

Publication number
JP5498892B2
JP5498892B2 JP2010179590A JP2010179590A JP5498892B2 JP 5498892 B2 JP5498892 B2 JP 5498892B2 JP 2010179590 A JP2010179590 A JP 2010179590A JP 2010179590 A JP2010179590 A JP 2010179590A JP 5498892 B2 JP5498892 B2 JP 5498892B2
Authority
JP
Japan
Prior art keywords
electrode
ohmic contact
drain
source
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010179590A
Other languages
English (en)
Other versions
JP2011199245A (ja
Inventor
榕 ▲徳▼ 孫
基 龍 李
晉 旭 徐
▲眠▼ 在 鄭
▲柄▼ 洙 蘇
承 圭 朴
吉 遠 李
胤 謨 鄭
▲柄▼ 建 朴
東 ▲眩▼ 李
鐘 力 朴
卓 泳 李
在 ▲浣▼ 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2011199245A publication Critical patent/JP2011199245A/ja
Application granted granted Critical
Publication of JP5498892B2 publication Critical patent/JP5498892B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、薄膜トランジスタ、及びこれを備えた表示装置、並びにそれら薄膜トランジスタ及び表示装置の製造方法に関し、より詳しくは、大面積化した表示装置に効果的に用いることができる薄膜トランジスタ構造に関する。
有機発光表示装置及び液晶表示装置などのような大部分の平板型表示装置は、薄膜トランジスタを含む。特に、低温多結晶シリコン薄膜トランジスタ（LTPS TFT）は電子移動度（carrier mobility）に優れて幅広く用いられている。
一般に、多結晶シリコン薄膜トランジスタのソース領域とドレイン領域にそれぞれ形成されるオーミックコンタクト層は、イオンシャワー（ion shower）やイオンインプランタ（ion implanter）を通じて形成された。オーミックコンタクト層は、アクティブ層と電極との間の接触抵抗を減少させる役割を果たす。
しかし、表示装置が大型化するほど、イオンシャワーまたはイオンインプランタを使用してオーミックコンタクト層を形成することが困難であるという問題点がある。
本発明の実施形態は、相対的に大面積化した表示装置に効果的に用いることができる薄膜トランジスタを提供することを目的とする。
また、前記薄膜トランジスタを備えた表示装置を提供することを目的とする。
さらに、前記薄膜トランジスタ及び表示装置の製造方法を提供することを目的とする。
本発明の実施形態によれば、薄膜トランジスタは、基板上に形成されたアクティブ層と、前記アクティブ層の一部領域の上に形成されたゲート絶縁膜パターンと、前記ゲート絶縁膜パターンの一部領域の上に形成されたゲート電極と、前記ゲート絶縁膜パターン及び前記ゲート電極を覆うエッチング防止膜パターンと、前記アクティブ層及び前記エッチング防止膜パターンの上に形成されたソース部材及びドレイン部材とを含む。
前記ゲート絶縁膜パターンと前記エッチング防止膜パターンは、互いに同一のパターンにパターニングすることができる。
前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔することができる。
前記ソース部材と前記ドレイン部材が互いに離隔したことを除けば、前記アクティブ層は前記ソース部材及び前記ドレイン部材と同一のパターンに形成することができる。
前記薄膜トランジスタにおいて、前記エッチング防止膜パターンは前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有することができる。
前記ソース部材は、ソース電極、及び前記ソース電極と前記アクティブ層との間に配置されたソースオーミックコンタクト層を含み、前記ドレイン部材は、ドレイン電極、及び前記ドレイン電極と前記アクティブ層との間に配置されたドレインオーミックコンタクト層を含むことができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（hydrogenated amorphous silicon、ａ−Ｓｉ：Ｈ）膜で形成することができる。
また、本発明の実施形態によれば、薄膜トランジスタの製造方法は、基板上にアクティブ層を形成する段階と、前記アクティブ層の一部領域の上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の一部領域の上にゲート電極を形成する段階と、前記ゲート絶縁膜及び前記ゲート電極を覆うエッチング防止膜を形成する段階と、前記ゲート絶縁膜及び前記エッチング防止膜を共にパターニングして、同一のパターンにゲート絶縁膜パターン及びエッチング防止膜パターンを形成する段階と、前記アクティブ層及び前記エッチング防止膜パターンの上にソース部材及びドレイン部材を形成する段階とを含む。
前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔することができる。
前記ソース部材と前記ドレイン部材が互いに離隔したことを除けば、前記アクティブ層は前記ソース部材及び前記ドレイン部材と同一のパターンに形成することができる。
前記薄膜トランジスタの製造方法において、前記エッチング防止膜パターンは前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有することができる。
前記ソース部材は、ソース電極、及び前記ソース電極と前記アクティブ層との間に配置されたソースオーミックコンタクト層を含み、前記ドレイン部材は、ドレイン電極、及び前記ドレイン電極と前記アクティブ層との間に配置されたドレインオーミックコンタクト層を含むことができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン膜で形成することができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、化学気相成長法（chemical vapor deposition、ＣＶＤ）によって形成することができる。
また、本発明の実施形態によれば、表示装置は、基板上に形成されたアクティブ層と、前記アクティブ層の一部領域の上に形成されたゲート絶縁膜パターンと、前記ゲート絶縁膜パターンの一部領域の上に形成されたゲート電極と、前記ゲート絶縁膜パターン及び前記ゲート電極を覆うエッチング防止膜パターンと、前記アクティブ層及び前記エッチング防止膜パターンの上に形成されたソース部材及びドレイン部材とを含む。
前記ゲート絶縁膜パターンと前記エッチング防止膜パターンは、互いに同一のパターンにパターニングすることができる。
前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔することができる。
前記ソース部材と前記ドレイン部材が互いに離隔したことを除けば、前記アクティブ層は前記ソース部材及び前記ドレイン部材と同一のパターンに形成することができる。
前記エッチング防止膜パターンは、前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有することができる。
前記ソース部材は、ソース電極、及び前記ソース電極と前記アクティブ層との間に配置されたソースオーミックコンタクト層を含み、前記ドレイン部材は、ドレイン電極、及び前記ドレイン電極と前記アクティブ層との間に配置されたドレインオーミックコンタクト層を含むことができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン膜で形成することができる。
前記表示装置において、前記アクティブ層と同一層に形成された第１キャパシタ電極、前記第１キャパシタ電極の上に形成されたゲート絶縁膜パターン、及び前記ゲート絶縁膜パターンの上に前記ゲート電極と同一素材で形成された第２キャパシタ電極を含むキャパシタをさらに含むことができる。
前記キャパシタは、前記エッチング防止膜パターンを介して前記第２キャパシタ電極上に形成されたダミー（dummy）オーミックコンタクト層、及び前記ダミーオーミックコンタクト層上に形成されたダミー電極をさらに含むことができる。
前記第１キャパシタ電極、前記ゲート絶縁膜パターン、前記エッチング防止膜パターン、前記ダミーオーミックコンタクト層、及び前記ダミー電極は、互いに同一のパターンに形成することができる。
前記基板上に形成された有機発光素子をさらに含むことができる。
前記基板上に形成された液晶層をさらに含むことができる。
また、本発明の実施形態によれば、表示装置の製造方法は、基板上にアクティブ層を形成する段階と、前記アクティブ層の一部領域の上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の一部領域の上にゲート電極を形成する段階と、前記ゲート絶縁膜及び前記ゲート電極を覆うエッチング防止膜を形成する段階と、前記ゲート絶縁膜及び前記エッチング防止膜を共にパターニングして、同一のパターンにゲート絶縁膜パターン及びエッチング防止膜パターンを形成する段階と、前記アクティブ層及び前記エッチング防止膜パターンの上にソース部材及びドレイン部材を形成する段階とを含む。
前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔することができる。
前記ソース部材と前記ドレイン部材が互いに離隔したことを除けば、前記アクティブ層は前記ソース部材及び前記ドレイン部材と同一のパターンに形成することができる。
前記エッチング防止膜パターンは、前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有することができる。
前記ソース部材は、ソース電極、及び前記ソース電極と前記アクティブ層との間に配置されたソースオーミックコンタクト層を含み、前記ドレイン部材は、ドレイン電極、及び前記ドレイン電極と前記アクティブ層との間に配置されたドレインオーミックコンタクト層を含むことができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン膜で形成することができる。
前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、化学気相成長法によって形成することができる。
前記表示装置の製造方法において、前記アクティブ層と同一層に形成された第１キャパシタ電極、前記第１キャパシタ電極の上に形成されたゲート絶縁膜パターン、及び前記ゲート絶縁膜パターンの上に前記ゲート電極と同一素材で形成された第２キャパシタ電極を含むキャパシタを形成する段階をさらに含むことができる。
前記キャパシタは、前記エッチング防止膜パターンを介して前記第２キャパシタ電極上に形成されたダミーオーミックコンタクト層、及び前記ダミーオーミックコンタクト層上に形成されたダミー電極をさらに含むことができる。
前記第１キャパシタ電極、前記ゲート絶縁膜パターン、前記エッチング防止膜パターン、前記ダミーオーミックコンタクト層、及び前記ダミー電極は、互いに同一のパターンに形成することができる。
前記基板上に有機発光素子を形成する段階をさらに含むことができる。
前記基板上に液晶層を形成する段階をさらに含むことができる。
本発明の実施形態によれば、薄膜トランジスタは、相対的に大面積化した表示装置に効果的に用いられることができる。
また、前記薄膜トランジスタを用いて大面積化した表示装置を効果的に製造することができる。
本発明の第１実施形態に係る表示装置の構造を概略的に示す平面図である。 図１の表示装置が有する画素回路を示す回路図である。 図１の表示装置に用いられた薄膜トランジスタ及びキャパシタを拡大して示した部分断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図３の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 本発明の第２実施形態に係る表示装置に用いられた薄膜トランジスタ及びキャパシタを拡大して示した部分断面図である。 図１１の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図１１の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図１１の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図１１の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 図１１の薄膜トランジスタ及びキャパシタの製造過程を順次に示した断面図である。 本発明の第３実施形態に係る表示装置が有する画素回路を示した等価回路図である。
以下、添付した図面を参照して、本発明の種々の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。本発明は種々の相異な形態に実現でき、ここで説明する実施形態に限られない。
また、明細書の全体にわたって同一または類似する構成要素に対しては同一の参照符号を付ける。また、種々の実施形態において、第１実施形態以外の実施形態では第１実施形態とは異なる構成を中心に説明する。
また、図面における各構成の大きさ及び厚さは、説明の便宜のために任意で示したので、本発明が必ずしも示されたものに限られることではない。図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。また、図面において、説明の便宜のために、一部層及び領域の厚さを誇張して示した。層、膜、領域、板などの部分が他の部分「の上に」または「上に」あるという時、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。
以下、図１乃至図３を参照して、本発明の第１実施形態に係る薄膜トランジスタ１０を含む表示装置１０１について説明する。
図１に示したように、表示装置１０１は、表示領域（ＤＡ）と非表示領域（ＮＡ）に区分された基板本体１１１を含む。基板本体１１１の表示領域（ＤＡ）には多数の画素領域（ＰＥ）が形成されて画像を表示し、非表示領域（ＮＡ）には一つ以上の駆動回路９１０、９２０が形成される。ここで、画素領域（ＰＥ）は画像を表示する最小単位の画素が形成された領域をいう。しかし、本発明の第１実施形態において、必ずしも非表示領域（ＮＡ）に全ての駆動回路９１０、９２０を形成しなければならないということではなく、駆動回路９１０、９２０の一部または全部を省略することも可能である。
図２に示したように、本発明の第１実施形態に係る表示装置１０１は、一つの画素領域（ＰＥ）ごとに、有機発光素子７０、二つの薄膜トランジスタ１０、２０、及び一つのキャパシタ８０が配置された２Ｔｒ−１Ｃａｐ構造を有する有機発光表示装置である。しかし、本発明の第１実施形態はこれに限定されるものではない。つまり、表示装置１０１は、一つの画素領域（ＰＥ）ごとに、三つ以上の薄膜トランジスタと、二つ以上のキャパシタが配置された構造を有する有機発光表示装置とすることもできる。また、表示装置１０１は、別途の配線をさらに形成して多様な構造を有するように形成することも可能である。このように、追加的に形成される薄膜トランジスタ及びキャパシタのうちの一つ以上は、補償回路の構成になることができる。
補償回路は、各画素領域（ＰＥ）ごとに形成された有機発光素子７０の均一性を向上させ、画質に偏差が生じることを抑制する。一般的に、補償回路は２個乃至８個の薄膜トランジスタを含むことができる。
また、基板本体１１１の非表示領域（ＮＡ）上に形成された駆動回路９１０、９２０（図１に図示）も、追加の複数の薄膜トランジスタを含むことができる。
有機発光素子７０は、正孔注入電極のアノード電極と、電子注入電極のカソード電極、及びアノード電極とカソード電極との間に配置された有機発光層を含む。
具体的に、本発明の第１実施形態において、表示装置１０１は、一つの画素領域（ＰＥ）ごとに第１薄膜トランジスタ１０と第２薄膜トランジスタ２０とを含む。第１薄膜トランジスタ１０及び第２薄膜トランジスタ２０のそれぞれは、ゲート電極、アクティブ層、ソース電極、及びドレイン電極を含む。
図２には、ゲートライン（ＧＬ）、データライン（ＤＬ）、及び共通電源ライン（ＶＤＤ）と共にキャパシタライン（ＣＬ）が示されているが、本発明の第１実施形態が図２に示された構造に限定されるわけではない。例えば、キャパシタライン（ＣＬ）は場合によって省略することも可能である。
データライン（ＤＬ）には第２薄膜トランジスタ２０のソース電極が接続され、ゲートライン（ＧＬ）には第２薄膜トランジスタ２０のゲート電極が接続される。第２薄膜トランジスタ２０のドレイン電極は、キャパシタ８０を通じてキャパシタライン（ＣＬ）に接続される。第２薄膜トランジスタ２０のドレイン電極とキャパシタ８０との間にノードが形成され、第１薄膜トランジスタ１０のゲート電極が接続される。第１薄膜トランジスタ１０のドレイン電極には共通電源ライン（ＶＤＤ）が接続され、ソース電極には有機発光素子７０のアノード電極が接続される。
第２薄膜トランジスタ２０は、発光させようとする画素領域（ＰＥ）を選択するスイッチング素子として使用される。第２薄膜トランジスタ２０が瞬間的に導通すれば、キャパシタ８０は蓄電され、この際に蓄電される電荷量はデータライン（ＤＬ）から印加される電圧の電位に比例する。第２薄膜トランジスタ２０が遮断された状態で、キャパシタライン（ＣＬ）に１フレーム周期で電圧が増加する信号が入力されると、第１薄膜トランジスタ１０のゲート電位は、キャパシタ８０に蓄電された電位を基準として印加される電圧のレベルが、キャパシタライン（ＣＬ）を通じて印加される電圧に沿って上昇する。そして、第１薄膜トランジスタ１０は、ゲート電位がしきい電圧を越えれば導通する。このことにより、共通電源ライン（ＶＤＤ）に印加された電圧が第１薄膜トランジスタ１０を通じて有機発光素子７０に印加され、有機発光素子７０は発光する。
このような画素領域（ＰＥ）の構成は上述したものに限定されず、当該技術分野の従事者が容易に変形して実施できる範囲内で多様に変形可能である。
以下、図３を参照して、本発明の第１実施形態に係る薄膜トランジスタ１０、２０及びキャパシタ８０の構造を積層順序に沿って詳細に説明する。薄膜トランジスタ１０、２０は第１薄膜トランジスタ１０を例に挙げて説明する。
基板１１１は、ガラス、石英、セラミック、及びプラスチックなどからなる透明な絶縁性基板で形成される。しかし、本発明の第１実施形態がこれに限定されることではなく、基板１１１をステンレス鋼などからなる金属性基板で形成することもできる。また、基板１１１をプラスチックなどで作る場合、フレキシブル（flexible）基板で形成することも可能である。
基板１１１上にはバッファ層１２０が形成される。バッファ層１２０は、窒化ケイ素（ＳｉＮｘ）の単一膜または窒化ケイ素（ＳｉＮｘ）と酸化ケイ素（ＳｉＯ２）とが積層された二重膜構造に形成することができる。バッファ層１２０は、不純元素または水分のような不必要な成分の浸透を防止し、表面を平坦化する役割をすることができる。バッファ層１２０は、基板１１１の種類及び工程条件によって使用したり省略したりすることができる。
バッファ層１２０の上にはアクティブ層１３１及び第１キャパシタ電極１３８が形成される。アクティブ層１３１及び第１キャパシタ電極１３８は多結晶シリコン膜１３００（図４に図示）をパターニングして形成される。つまり、アクティブ層１３１及び第１キャパシタ電極１３８は同一素材で形成される。しかし、本発明の第１実施形態がこれに限定されることではない。場合により、アクティブ層１３１は非晶質シリコン膜で形成できる。また、アクティブ層１３１と第１キャパシタ電極１３８を互いに異なる素材で形成することも可能である。
アクティブ層１３１及び第１キャパシタ電極１３８の上にはゲート絶縁膜パターン１４０が形成される。具体的に、ゲート絶縁膜パターン１４０はアクティブ層１３１の一部領域の上と第１キャパシタ電極１３８の全領域上に形成される。つまり、ゲート絶縁膜パターン１４０は、第１キャパシタ電極１３８の全体をカバーするが、アクティブ層１３１に対しては一部だけをカバーする。
ゲート絶縁膜パターン１４０は、テトラエトキシシラン（tetra ethyl ortho silicate、ＴＥＯＳ）、窒化ケイ素（ＳｉＮｘ）、及び酸化ケイ素（ＳｉＯ２）などのように、当該技術分野の従事者に公知された多様な絶縁物質のうちの一つ以上を含んで形成される。
ゲート絶縁膜パターン１４０の上にはゲート電極１５１及び第２キャパシタ電極１５８が形成される。この時、ゲート電極１５１は、アクティブ層１３１のすぐ上に形成されたゲート絶縁膜パターン１４０の一部領域の上に形成される。反面、第２キャパシタ電極１５８は、第１キャパシタ電極１３８のすぐ上に形成されたゲート絶縁膜パターン１４０の全部または一部領域の上に形成することができる。
ゲート電極１５１と第２キャパシタ電極１５８は同一素材で形成される。ゲート電極１５１及び第２キャパシタ電極１５８は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銀（Ａｇ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、及びタングステン（Ｗ）などのように、当該技術分野の従事者に公知された多様な金属物質のうちの一つ以上を含んで形成される。
ゲート電極１５１及び第２キャパシタ電極１５８の上にはエッチング防止膜パターン１６０が形成される。具体的に、エッチング防止膜パターン１６０はゲート絶縁膜パターン１４０の上でゲート電極１５１を覆うように形成される。また、エッチング防止膜パターン１６０はゲート絶縁膜パターン１４０の上で第２キャパシタ電極１５８を覆うように形成される。エッチング防止膜パターン１６０は、ゲート電極１５１及び第２キャパシタ電極１５８をゲート絶縁膜パターン１４０との間に介して、ゲート絶縁膜パターン１４０と同一のパターンに共に形成される。
このように形成された第１キャパシタ電極１５１、第２キャパシタ電極１５８、及びこれらの間に配置されたゲート絶縁膜パターン１４０は、キャパシタ８０になる。
エッチング防止膜パターン１６０は、後述するソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と異なるエッチング選択比を有する絶縁物質で形成される。ここで、エッチング選択比が異なるという意味は、ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５がエッチングされる時、エッチング防止膜パターン１６０はエッチングされないことをいう。
エッチング防止膜パターン１６０は、後続工程でゲート電極１５１及び第２キャパシタ電極１５８を保護し、アクティブ層１３１がエッチングされて損傷することを防止する。
アクティブ層１３１とエッチング防止膜パターン１６０の上にはソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５が形成される。具体的に、ソースオーミックコンタクト層１７２及びドレインオーミックコンタクト層１７５は、エッチング防止膜パターン１６０と重畳しないアクティブ層１３１の上からエッチング防止膜パターン１６０の上にわたって形成される。また、ソースオーミックコンタクト層１７３とドレインオーミックコンタクト層１７５はゲート電極１５１を介して互いに離隔する。つまり、ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５はゲート電極１５１上に位置する所定の空間を介して互いに離隔する。
ソースオーミックコンタクト層１７３とドレインオーミックコンタクト層１７５は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン膜１７００（図１０に図示）で形成される。したがって、本発明の第１実施形態によれば、表示装置１０１の製造工程でイオンシャワーまたはイオンインプラント工程を省略することができる。
ソースオーミックコンタクト層１７３とドレインオーミックコンタクト層１７５は、化学気相成長法によって形成される。しかし、本発明の第１実施形態がこれに限定されることではなく、当該技術分野の従事者に公知された種々の方法によって形成することも可能である。
ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５の上にはそれぞれソース電極１８３及びドレイン電極１８５が形成される。具体的に、ソース電極１８３及びドレイン電極１８５はそれぞれソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と共に同一のパターンに形成される。したがって、ソース電極１８３及びドレイン電極１８５もソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と同様に互いに離隔する。
ソースオーミックコンタクト層１７３及びソース電極１８３をソース部材といい、ドレインオーミックコンタクト層１７５及びドレイン電極１８５をドレイン部材という。上述した通り、ソース部材及びドレイン部材が互いに離隔したことを除けば、アクティブ層１３１はソース部材及びドレイン部材と同一のパターンに形成される。
このように形成された、アクティブ層１３１、ゲート電極１５１、ソース電極１８３、及びドレイン電極１８５は、薄膜トランジスタ１０になる。
また、ソース電極１８３及びドレイン電極１８５も同様に、ゲート電極１５１上に位置する所定の空間を介して互いに離隔する。つまり、本発明の第１実施形態において、他の表示装置１０１は、ソース電極１８３及びドレイン電極１８５がゲート電極１５１から水平方向に離隔した、つまり、重畳しないオフセット（ｏｆｆｓｅｔ）構造の薄膜トランジスタ１０を含む。このように、薄膜トランジスタ１０がオフセット構造に形成されれば、漏洩電流が減少する。そして、エッチング防止膜パターン１６０は、ゲート電極１５１からソース電極１８３及びドレイン電極１８５を水平方向に離隔するようにパターニングする際に、アクティブ層１３１の一部がエッチングされて損傷することを防止する。
また、ソース電極１８３及びドレイン電極１８５は、ゲート電極１５１のように当該技術分野の従事者に公知された多様な金属物質で形成することができる。
また、図３に図示していないが、キャパシタ８０はエッチング防止膜パターン１６０の上に形成されたダミーオーミックコンタクト層及びダミー電極をさらに含むことができる。ダミーオーミックコンタクト層は、ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と同一層に同一素材で形成することができる。ダミー電極はソース電極１８３及びドレイン電極１８５と同一層に同一素材で形成することができる。このように、キャパシタ８０がダミー電極を含むデュアル構造になることも可能である。
このような構成により、本発明の第１実施形態に係る表示装置１０１は効果的に大型化することができる。つまり、表示装置１０１は、多結晶シリコン薄膜トランジスタを用いながらも、大面積工程に不利なイオンシャワーまたはイオンインプラント工程を経ずに製造することができる。
また、表示装置１０１は、過エッチングを防止して安定的に製造することができる。
以下、図４乃至図１０を参照して、本発明の第１実施形態に係る薄膜トランジスタ１０を中心に表示装置１０１の製造方法について説明する。
まず、図４に示したように、基板１１１上にバッファ層１２０及び多結晶シリコン膜１３００を形成する。バッファ層１２０は、窒化ケイ素（ＳｉＮｘ）の単一膜または窒化ケイ素（ＳｉＮｘ）と酸化ケイ素（ＳｉＯ２）が積層された二重膜構造に形成することができる。多結晶シリコン膜１３００は、バッファ層１２０の上に非晶質シリコン膜（図示せず）を蒸着し、これを結晶化させる方法によって形成することができる。非晶質シリコン膜を結晶化させる方法としては、熱またはレーザを加えたり金属触媒を利用したりするなど当該技術分野の従事者に公知された多様な方法を用いることができる。
次に、多結晶シリコン膜１３００をパターニングして、図５に示したように、アクティブ層１３１及び第１キャパシタ電極１３８を形成する。この時、アクティブ層１３１及び第１キャパシタ電極１３８はフォトエッチング工程によってパターニングすることができる。
次に、図６に示したように、アクティブ層１３１及び第１キャパシタ電極１３８の上にゲート絶縁膜１４００及びゲート金属膜１５００を形成する。そして、ゲート金属膜１５００をパターニングして、図７に示したように、ゲート電極１５１及び第２キャパシタ電極１５８を形成する。この時、ゲート電極１５１及び第２キャパシタ電極１５８はフォトエッチング工程によってパターニングすることができる。
次に、図８に示したように、ゲート電極１５１及び第２キャパシタ電極１５８の上からゲート絶縁膜１４００の上にわたってエッチング防止膜１６００を形成する。エッチング防止膜１６００は、後述するソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と異なるエッチング選択比を有する物質で作られる。
次に、図９に示したように、エッチング防止膜１６００及びゲート絶縁膜１４００を共にパターニングして、エッチング防止膜パターン１６０及びゲート絶縁膜パターン１４０を形成する。この時、ゲート絶縁膜パターン１４０はアクティブ層１３１の一部領域の上に形成され、第１キャパシタ電極１３８は全てをカバーすることができるように形成される。エッチング防止膜パターン１６０は、ゲート電極１５１及び第２キャパシタ電極１５８をゲート絶縁膜パターン１４０との間に介してゲート絶縁膜パターン１４０と同一のパターンに形成される。この時、エッチング防止膜パターン１６０及びゲート絶縁膜パターン１４０はフォトエッチング工程によってパターニングすることができる。
次に、図１０に示したように、エッチング防止膜パターン１６０の上に、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜１７００及びデータ金属膜１８００を全面にわたって順次に形成する。
次に、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜１７００及びデータ金属膜１８００を共にパターニングして、先に図３に示したように、ソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５を形成する。この時、ソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５は、フォトエッチング工程によってパターニングする。この時、フォトエッチング工程は二重露光またはハーフトーン（half tone）露光工程を含む。
ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５は、エッチング防止膜パターン１６０と重畳しないアクティブ層１３１の上からエッチング防止膜パターン１６０の上にわたって形成される。また、ソースオーミックコンタクト層１７３とドレインオーミックコンタクト層１７５はゲート電極１５１を介して互いに離隔する。
ソース電極１８３及びドレイン電極１８５は、それぞれソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と共に同一のパターンに形成される。したがって、ソース電極１８３及びドレイン電極１８５もソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５と同様に互いに離隔する。
このように、ソース部材及びドレイン部材が互いに離隔したことを除けば、アクティブ層１３１はソース部材及びドレイン部材と同一のパターンに形成される。
また、ソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５は、ゲート電極１５１と水平方向に離隔する。そして、エッチング防止膜パターン１６０は、ゲート電極１５１からソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５を水平方向に離隔するようにパターニングする際に、アクティブ層１３１が損傷することを防止する。具体的に、エッチング防止膜パターン１６０は、アクティブ層１３１上に位置するソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５の端部の下に位置する。したがって、エッチング防止膜パターン１６０は、エッチング工程で過エッチングを防止してアクティブ層１３１を保護する。
また、エッチング防止膜パターン１６０は、ソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ソース電極１８３、及びドレイン電極１８５を形成する過程で、ゲート電極１５１及び第２キャパシタ電極１５８も保護する。
また、ソースオーミックコンタクト層１７３及びドレインオーミックコンタクト層１７５は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜をパターニングして形成するので、表示装置１０１の製造工程において、大面積工程で相対的に使用することが困難なイオンシャワーまたはイオンインプラント工程を省略することができる。
以上のような製造方法により、本発明の第１実施形態に係る表示装置１０１を製造することができる。つまり、大面積化した表示装置１０１を効果的に製造することができる。具体的に、多結晶シリコン薄膜トランジスタを用いながらも、大面積工程に不利なイオンシャワーまたはイオンインプラント工程を経ずに表示装置１０１を製造することができる。
また、過エッチングを防止して安定的に表示装置１０１を製造することができる。
以下、図１１を参照して、本発明の第２実施形態に係る表示装置１０２について説明する。第２実施形態に係る表示装置１０２も有機発光表示装置である。
図１１に示したように、本発明の第２実施形態に係る表示装置１０２のソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５は、エッチング防止膜パターン１６０と重畳する領域を除けば、アクティブ層２３１と同一のパターンに形成される。そして、ソース電極２８３及びドレイン電極２８５は、それぞれソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と同一のパターンに形成される。
ソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５は、エッチング防止膜パターン１６０と重畳しないアクティブ層１３１の上からエッチング防止膜パターン１６０の上にわたって形成される。また、ソースオーミックコンタクト層２７３とドレインオーミックコンタクト層２７５はゲート電極１５１を介して互いに離隔する。
ソース電極２８３及びドレイン電極２８５は、それぞれソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と共に同一のパターンに形成される。したがって、ソース電極２８３及びドレイン電極２８５もソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と同様に互いに離隔する。
また、ソースオーミックコンタクト層２７３、ドレインオーミックコンタクト層２７５、ソース電極２８３、及びドレイン電極２８５は、ゲート電極１５１と水平方向に離隔する。
キャパシタ８０は、エッチング防止膜パターン１６０の上に形成されたダミーオーミックコンタクト層２７８、及びダミー抵抗上の接触層(ダミーオーミックコンタクト層)２７８の上に形成されたダミー電極２８８をさらに含む。ダミー電極２８８は機能なしで形成することもでき、キャパシタ８０がデュアル構造を有するための構成として用いることもできる。
また、第１キャパシタ電極２３８、ダミーオーミックコンタクト層２７８、及びダミー電極２８８は、共に同一のパターンに形成される。第１キャパシタ電極２３８はアクティブ層２３１と同一素材に形成される。ダミーオーミックコンタクト層２７８は、ソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と同一素材に形成される。ダミー電極２８８はソース電極２８３及びドレイン電極２８５と同一素材に形成される。
このような構成により、本発明の第２実施形態に係る表示装置１０２は、効果的に大型化することができるだけでなく、製造工程を簡素化することができる。
具体的に、アクティブ層２３１、第１キャパシタ電極２３８、ソースオーミックコンタクト層２７３、ドレインオーミックコンタクト層２７５、ダミーオーミックコンタクト層２７８、ソース電極２８３、ドレイン電極２８５、及びダミー電極２８８は、一つのフォトエッチング工程によって共に形成することができる。したがって、第１実施形態と比較して、少なくとも一つのフォトエッチング工程を減らすことができる。
また、表示装置１０２は、多結晶シリコン薄膜トランジスタを用いながらも、大面積工程に不利なイオンシャワーまたはイオンインプラント工程を経ずに製造することができる。
また、表示装置１０２は、過エッチングを防止して安定的に製造することができる。
以下、図１２乃至図１６を参照して、本発明の第２実施形態に係る表示装置１０２の製造方法について説明する。
まず、図１２に示したように、基板１１１上にバッファ層１２０、多結晶シリコン膜２３００、ゲート絶縁膜１４００、及びゲート金属膜１５００を順次に形成する。
次に、図１３に示したように、ゲート金属膜１５００をパターニングしてゲート電極１５１及び第２キャパシタ電極１５８を形成する。この時、ゲート電極１５１及び第２キャパシタ電極１５８は、フォトエッチング工程によってパターニングすることができる。
次に、図１４に示したように、ゲート電極１５１及び第２キャパシタ電極１５８の上からゲート絶縁膜１４００の上にわたってエッチング防止膜１６００を形成する。エッチング防止膜１６００は、後述するソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と異なるエッチング選択比を有する物質で作られる。
次に、図１５に示したように、エッチング防止膜１６００及びゲート絶縁膜１４００を共にパターニングして、エッチング防止膜パターン１６０及びゲート絶縁膜パターン１４０を共に形成する。この時、ゲート絶縁膜パターン１４０及びエッチング防止膜パターン１６０は、多結晶シリコン膜２３００の一部領域の上に形成される。エッチング防止膜パターン１６０は、ゲート電極１５１及び第２キャパシタ電極１５８をゲート絶縁膜パターン１４０との間に介して、ゲート絶縁膜パターン１４０と同一のパターンに形成される。この時、エッチング防止膜パターン１６０及びゲート絶縁膜パターン１４０は、フォトエッチング工程によってパターニングすることができる。
次に、図１６に示したように、エッチング防止膜パターン１６０の上に、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜１７００及びデータ金属膜１８００を全面にわたって順次に形成する。
次に、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜１７００、データ金属膜１８０、及び多結晶シリコン膜２３００を共にパターニングして、先に図１１に示したように、ソースオーミックコンタクト層２７３、ドレインオーミックコンタクト層２７５、ソース電極２８３、ドレイン電極２８５、アクティブ層２３１、及び第１キャパシタ電極２３８を形成する。この時、ソースオーミックコンタクト層２７３、ドレインオーミックコンタクト層２７５、ソース電極２８３、ドレイン電極２８５、アクティブ層２３１、及び第１キャパシタ電極２３８は、フォトエッチング工程によってパターニングされる。
ソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５は、エッチング防止膜パターン１６０と重畳しないアクティブ層２３１の上からエッチング防止膜パターン１６０の上にわたって形成される。また、ソースオーミックコンタクト層２７３とドレインオーミックコンタクト層２７５はゲート電極１５１を介して互いに離隔する。
ソース電極２８３及びドレイン電極２８５は、それぞれソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と共に同一のパターンに形成される。したがって、ソース電極２８３及びドレイン電極２８５もソースオーミックコンタクト層２７３及びドレインオーミックコンタクト層２７５と同様に互いに離隔する。
また、ソースオーミックコンタクト層２７３、ドレインオーミックコンタクト層２７５、ソース電極２８３、及びドレイン電極２８５は、ゲート電極１５１と水平方向に離隔する。
以上のような製造方法により、本発明の第２実施形態に係る表示装置１０２を製造することができる。つまり、大面積化した表示装置１０２を効果的に製造することができるだけでなく、全体的な製造工程を簡素化することができる。
具体的に、アクティブ層１３１、第１キャパシタ電極１３８、ソースオーミックコンタクト層１７３、ドレインオーミックコンタクト層１７５、ダミーオーミックコンタクト層１７８、ソース電極１８３、ドレイン電極１８５、及びダミー電極１８８は一つのフォトエッチング工程によって共に形成することができる。したがって、第２実施形態によれば、第１実施形態と比較して全体的に少なくとも一つのフォトエッチング工程を減らすことができる。
また、多結晶シリコン薄膜トランジスタを用いながらも、大面積工程に不利なイオンシャワーまたはイオンインプラント工程を経ずに表示装置１０２を製造することができる。
また、過エッチングを防止して安定的に表示装置１０２を製造することができる。
以下、図１７を参照して、本発明の第３実施形態に係る表示装置について説明する。
本発明の第３実施形態に係る表示装置１０２は、有機発光素子７０（図２に図示）の代わりに液晶層３００を含み、薄膜トランジスタ１０及びキャパシタ２０は第１実施形態と同一の構造を有する。つまり、本発明の第２実施形態において、表示装置１０２は液晶表示装置である。
液晶層３００は当該技術分野の従事者に公知された多様な液晶を含むことができる。
また、表示装置１０２は、液晶層３００を介して基板１１１と対向配置された対向基板２１１をさらに含む。
基板１１１には薄膜トランジスタ１０のドレイン電極と接続された画素電極３１０が形成され、対向基板２１１には画素電極３１０と対向する共通電極３２０が形成される。液晶層３００は画素電極３１０と共通電極３２０との間に配置されて液晶が動作する。
また、表示装置１０２は、基板本体１１１及び対向基板２１１にそれぞれ付着した複数の偏光板（図示せず）をさらに含むことができる。
また、本発明の第２実施形態に係る表示装置１０２の薄膜トランジスタ１０及びキャパシタ８０を製造する方法も第１実施形態と同一である。
本発明の第３実施形態において、液晶層３００及び対向基板２１１が図１７に示した構造に限定されることではない。液晶層３００及び対向基板２１１は、当該技術分野の従事者が容易に変更可能な範囲内で多様な構造を有することができる。
以上、上述した通り本発明について好ましい実施形態を通じて説明したが、本発明はこれに限定されず、次に記載する特許請求の範囲の概念と範囲を逸脱しない限り、多様な修正及び変形が可能であることを、本発明が属する技術分野における者であれば簡単に理解するはずである。
１０、２０ 薄膜トランジスタ
７０ 有機発光素子
８０ キャパシタ
１０１、１０２ 表示装置
１１１ 基板
１２０ バッファ層
１３１、２３１ アクティブ層
１３８、２３８ 第１キャパシタ電極
１４０ ゲート絶縁膜パターン
１５１ ゲート電極
１６０ エッチング防止膜パターン
１７３、２７３ ソースオーミックコンタクト層
１７５、２７５ ドレインオーミックコンタクト層
１８３、２８３ ソース電極
１８５、２８５ ドレイン電極
２７８ ダミーオーミックコンタクト層
２８８ ダミー電極
９１０、９２０ 駆動回路
ＣＬ キャパシタライン
ＤＡ 表示領域
ＤＬ データライン
ＧＬ ゲートライン
ＮＡ 非表示領域
ＰＥ 画素領域
ＶＤＤ 共通電源ライン

Claims (9)

  1. 基板上に形成されたアクティブ層と、
    前記アクティブ層の一部領域の上に形成されたゲート絶縁膜パターンと、
    前記ゲート絶縁膜パターンの一部領域の上に形成されたゲート電極と、
    前記ゲート絶縁膜パターン及び前記ゲート電極を覆うエッチング防止膜パターンと、
    前記アクティブ層及び前記エッチング防止膜パターンの上に形成されたソース部材及びドレイン部材と、
    を含み、
    前記ゲート絶縁膜パターンと前記エッチング防止膜パターンは、互いに同一のパターンにパターニングされ、
    前記エッチング防止膜パターンは、前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有し、
    前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔する薄膜トランジスタを含み、
    前記アクティブ層と同一層に形成された第１キャパシタ電極、前記第１キャパシタ電極の上に形成されたゲート絶縁膜パターン、及び前記ゲート絶縁膜パターンの上に前記ゲート電極と同一素材で形成された第２キャパシタ電極を含むキャパシタをさらに含み、
    前記キャパシタは、前記エッチング防止膜パターンを介して前記第２キャパシタ電極上に形成されたダミーオーミックコンタクト層、及び前記ダミーオーミックコンタクト層上に形成されたダミー電極をさらに含み、
    前記第１キャパシタ電極、前記ゲート絶縁膜パターン、前記エッチング防止膜パターン、前記ダミーオーミックコンタクト層、及び前記ダミー電極は、互いに同一のパターンに形成される表示装置。
  2. 前記ゲート絶縁膜パターンと前記エッチング防止膜パターンは、互いに同一のパターンにパターニングされる、請求項１に記載の表示装置。
  3. 前記ソース部材及び前記ドレイン部材は、前記ゲート電極上に位置する所定の空間を介して互いに離隔する、請求項１に記載の表示装置。
  4. 前記ソース部材と前記ドレイン部材が互いに離隔したことを除けば、前記アクティブ層は前記ソース部材及び前記ドレイン部材と同一のパターンに形成される、請求項３に記載の表示装置。
  5. 前記エッチング防止膜パターンは、前記ソース部材及び前記ドレイン部材と異なるエッチング選択比を有する、請求項１に記載の表示装置。
  6. 前記ソース部材は、ソース電極、及び前記ソース電極と前記アクティブ層との間に配置されたソースオーミックコンタクト層を含み、
    前記ドレイン部材は、ドレイン電極、及び前記ドレイン電極と前記アクティブ層との間に配置されたドレインオーミックコンタクト層を含む、請求項５に記載の表示装置。
  7. 前記ソースオーミックコンタクト層及び前記ドレインオーミックコンタクト層は、ｎ型またはｐ型不純物がドーピングされた水素化非晶質シリコン膜で形成される、請求項６に記載の表示装置。
  8. 前記基板上に形成された有機発光素子をさらに含む、請求項１に記載の表示装置。
  9. 前記基板上に形成された液晶層をさらに含む、請求項１に記載の表示装置。
JP2010179590A 2010-03-17 2010-08-10 薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法 Expired - Fee Related JP5498892B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0023901 2010-03-17
KR1020100023901A KR101084261B1 (ko) 2010-03-17 2010-03-17 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들

Publications (2)

Publication Number Publication Date
JP2011199245A JP2011199245A (ja) 2011-10-06
JP5498892B2 true JP5498892B2 (ja) 2014-05-21

Family

ID=44646530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010179590A Expired - Fee Related JP5498892B2 (ja) 2010-03-17 2010-08-10 薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法

Country Status (4)

Country Link
US (1) US8653528B2 (ja)
JP (1) JP5498892B2 (ja)
KR (1) KR101084261B1 (ja)
TW (1) TWI459566B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP2014085552A (ja) * 2012-10-24 2014-05-12 Japan Display Inc 表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442579A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
GB9114018D0 (en) * 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistor manufacture
US7081938B1 (en) * 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3603968B2 (ja) * 1994-03-24 2004-12-22 シャープ株式会社 薄膜トランジスタおよびその製造方法
JP3961044B2 (ja) 1996-05-14 2007-08-15 シャープ株式会社 電子回路装置
JPH11126904A (ja) 1997-10-22 1999-05-11 Toshiba Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
KR100386003B1 (ko) 1998-12-15 2003-10-17 엘지.필립스 엘시디 주식회사 반사형 액정 표시장치 및 그 제조방법_
JP3617800B2 (ja) * 1999-12-28 2005-02-09 松下電器産業株式会社 Ｔｆｔアレイ基板とその製造方法それを用いた液晶表示装置
JP3647384B2 (ja) * 2000-04-04 2005-05-11 松下電器産業株式会社 薄膜半導体素子およびその製造方法並びに表示パネル
KR100390522B1 (ko) 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
KR20060104146A (ko) 2005-03-29 2006-10-09 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터 어레이 기판의 제조방법
KR20080113967A (ko) 2007-06-26 2008-12-31 삼성전자주식회사 유기전계발광 표시장치 및 이의 제조방법
JP5503895B2 (ja) * 2008-04-25 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR100964227B1 (ko) * 2008-05-06 2010-06-17 삼성모바일디스플레이주식회사 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법

Also Published As

Publication number Publication date
KR20110104795A (ko) 2011-09-23
TWI459566B (zh) 2014-11-01
TW201138121A (en) 2011-11-01
JP2011199245A (ja) 2011-10-06
KR101084261B1 (ko) 2011-11-16
US8653528B2 (en) 2014-02-18
US20110227079A1 (en) 2011-09-22

Similar Documents

Publication Publication Date Title
JP5722604B2 (ja) 表示装置およびその製造方法
US9142780B2 (en) Display device and method for manufacturing the same
US8878186B2 (en) Semiconductor device and display apparatus
KR101855406B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US8680530B2 (en) Array substrate for display device and method of fabricating the same
JP5948427B2 (ja) 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法
JP5384088B2 (ja) 表示装置
JP2008129314A (ja) 画像表示装置およびその製造方法
JP2010206154A (ja) 表示装置
KR20110113040A (ko) 어레이 기판
US8530899B2 (en) Thin film transistor, display device, and manufacturing method for thin film transistor and display device
KR20100123327A (ko) 어레이 기판의 제조방법
JP5498892B2 (ja) 薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
US20110169009A1 (en) Organic light emitting diode display and method for manufacturing the same
TWI574322B (zh) 薄膜電晶體、其製造方法、具有該薄膜電晶體之顯示裝置及製造該顯示裝置之方法
JP2011048169A (ja) 表示装置およびその製造方法
JPWO2013008360A1 (ja) 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法
KR20110113041A (ko) 어레이 기판 및 이의 제조 방법
KR20060039632A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법
KR20060040327A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20110053018A (ko) 어레이 기판 및 이의 제조방법
KR20050117055A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130813

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140310

R150 Certificate of patent or registration of utility model

Ref document number: 5498892

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees