KR20110053018A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은, 소자영역을 포함하는 화소영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 게이트 전극 위로 상기 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 제 1 금속물질을 증착하고 패터닝함으로써 상기 화소영역의 경계에 상기 게이트 전극의 일끝단과 접촉하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선과 상기 액티브층 위로 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측으로 상기 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 소스 전극과 연결되며 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 층간절연막 위로 상기 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법 및 이에 따라 제조된 어레이 기판을 제공한다.
Figure P1020090109803
어레이기판, 폴리실리콘, 고상결정화, 공정단순화

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상 기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한, 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역 에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께 차이(t1 ≠ t2)가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 1000Å 이상의 두께를 갖도록 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a)의 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구 성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 액티브층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
또한, 5마스크 공정에 의해 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 구비한 어레이 기판을 제조할 수 있는 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 소자영역을 포함하는 화소영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 게이트 전극 위로 상기 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순 차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 제 1 금속물질을 증착하고 패터닝함으로써 상기 화소영역의 경계에 상기 게이트 전극의 일끝단과 접촉하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선과 상기 액티브층 위로 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측으로 상기 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 소스 전극과 연결되며 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 층간절연막 위로 상기 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 게이트 절연막 위로 상기 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버퍼층 위로 제 1 불순물 비정질 실리콘층과 무기절연층과 제 1 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화(SPC) 공정을 진행하여 상기 제 1 불순물 비정질 실리콘층과 제 1 순수 비정질 실리콘층을 각각 불순물 폴리실리콘층과 순수 폴리실리콘층으로 결정화시키는 단계와; 상기 순수 폴리실리콘층 위로 상기 소자영역에 상기 액티브 층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 가장자리에 대응해서는 상기 제 1 포토레지스트 일측과 타측에 상기 제 1 두께보다 얇은 제 2 두께를 가지며 서로 그 폭을 달리하는 제 2 포토레지스트패턴과 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 및 3 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 무기절연층과 불순물 폴리실리콘층을 순차적으로 제거하여 상기 소자영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과, 제 1 무기절연 패턴과, 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 및 제 3 포토레지스트 패턴을 제거함으로써 상기 순수 폴리실리콘 패턴의 가장자리를 노출시키는 단계와; 노출된 상기 순수 폴리실리콘 패턴과 제 1 무기절연패턴을 제거함으로써 상기 게이트 전극 위로 동일한 평면적을 갖는 상기 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하며, 이때, 상기 고상 결정화(SPC) 공정은 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화인 것이 특징이다.
또한, 상기 액티브 콘택홀을 갖는 상기 층간절연막 위로 상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내지 300Å의 두께를 가지며, 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며, 서로 이격하는 배리어패턴을 형성하는 단계를 포함한다.
또한, 상기 오믹콘택층을 형성하기 이전에 상기 액티브 콘택홀을 통해 노출된 상기 액티브층 표면에 산화막 제거를 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 단계를 포함한다.
상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극과, 상기 데이트 배선의 일끝단과 연결되는 데이트 패드전극을 형성하는 단계를 포함하며, 상기 층간절연막을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 중앙부와 일끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 제 1 및 제 2 소자영역을 포함하는 화소영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 제 1 및 2 소자영역에 각각 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 각각의 게이트 전극 위로 상기 각각의 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 각각 형성하는 단계와; 상기 각 액티브층 위로 전면에 제 1 금속물질을 증착 하고 패터닝함으로써 상기 화소영역의 경계에 상기 제 1 소자영역에 형성된 상기 게이트 전극의 일끝단과 접촉하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선과 상기 각 액티브층 위로 무기절연물질을 증착하고 패터닝함으로써 상기 각 액티브층 중앙부를 기준으로 그 양측으로 상기 각 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 각 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 제 1 소자영역에 형성된 소스 전극과 연결되며 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 층간절연막 위로 상기 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 제 2 소자영역에 형성된 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계와; 상기 화소전극 위로 유기절연물질을 도포하고 패터닝함으로써 상기 각 화소영역 내의 상기 화소전극을 노출시키는 개구를 갖도록 상기 화소영역의 경계에 뱅크를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 어레이 기판은, 소자영역을 포함하는 화소영역이 정의된 기판 상에 형성된 버퍼층과; 상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 형성된 불순물 폴리실리콘의 게이트 전극과, 게이트 절연막 및 순수 폴리실리콘의 액티브층과, 상기 액티브층의 중앙부를 기준으로 그 양측으로 상기 액티브층을 노출시키는 액티브 콘택홀을 구비한 층간절연막과, 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오 믹콘택층과, 상기 오믹콘택층 상부로 서로 이격하며 형성된 소스 및 드레인 전극으로 구성된 제 1 박막트랜지스터와; 상기 버퍼층 상에 상기 제 1 박막트랜지스터의 게이트 전극과 연결되며 형성된 게이트 배선과; 상기 층간절연막 상에 상기 박막트랜지스터의 소스 전극과 연결되며 상기 게이트 배선과 교차하며 형성된 데이터 배선을 포함한다.
이때, 상기 화소영역에는 상기 제 1 박막트랜지스터의 드레인 전극의 일끝단과 연결된 화소전극이 형성되며, 상기 화소영역에는 상기 제 1 박막트랜지스터와 동일한 구성요소를 갖는 제 2 박막트랜지스터가 형성되며, 상기 층간절연막 상부에는 상기 제 2 박막트랜지스터의 드레인 전극의 일끝단과 접촉하며 상기 화소영역 내에 화소전극이 형성된 것이 특징이다.
또한, 상기 버퍼층 상에는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극과, 아일랜드 형태의 데이터 패드전극이 형성되며, 상기 층간절연막은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀이 구비되며, 상기 층간절연막 상에는 상기 화소전극과 동일한 물질로 이루어진 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극과 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하고 동시에 상기 데이터 배선의 일끝단과 접촉하는 연결패턴이 형성된 것이 특징이다.
또한, 상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내 지 300Å의 두께를 가지며, 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 배리어 패턴을 포함한다.
본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다.
또한, 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이기판을 총 5회의 마스크 공정을 통해 제조함으로써 도핑 공정을 포함하는 8회 내지 9회 의 마스크 공정을 필요로 하는 종래의 폴리실리콘의 액티브층을 갖는 어레이 기판의 제조 대비 공정을 단순화하며, 이를 통해 제조 비용을 저감하고 생산성을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA), 게이트 패드전극이 형성되는 부분을 게이트 패드부(GPA), 데이터 패드전극이 형성되는 부분을 데이터 패드부(DPA)라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리기판 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 1000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(102)을 형성한다.
본 발명의 특징 상 추후 공정에서 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행하는데, 이러한 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있다. 이 경우 상기 기판(101)이 고온의 분위기에 노출되면 기판(101) 표면으로부터 알카리 이온이 용출되어 폴리실리콘 으로 이루어진 구성요소의 특성을 저하시킬 수 있으므로 이러한 문제를 방지하기 위해 상기 버퍼층(102)을 형성하는 것이다.
다음, 상기 버퍼층(102) 위로 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(103)을 형성한다. 이후, 상기 제 1 불순물 비정질 실리콘층(103) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖는 제 1 무기절연층(108)을 형성하고, 연속하여 상기 제 1 무기절연층(108) 상부로 순수 비정질 실리콘을 증착함으로써 300Å 내지 1000Å 정도의 두께를 갖는 순수 비정질 실리콘층(111)을 형성한다.
상기 순수 비정질 실리콘층(111)은, 종래의 경우 서로 이격하는 오믹콘택층 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였다. 하지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4n의 115)은 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않는다. 따라서 상기 순수 비정질 실리콘층(111)은 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성해도 무방하며, 이 경우 재료비 저감 및 단위 공정 시간 단축의 효과를 얻을 수 있는 것이 특징이다.
한편, 이러한 4개의 물질층(102, 103, 108, 111)은 모두 반도체 물질(제 1 불순물 비정질 실리콘층(103) 및 순수 비정질 실리콘층(111)) 또는 무기절연물질(버퍼층(102) 및 제 1 무기절연층(108))이므로, 이들 반도체 및 무기절연물질은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 모두 동일한 하나의 진공챔버(195) 내에서 반응가스만을 바꿔줌으로써 대기 중에 노출없이 연속적으로 형성할 수 있는 것이 특징이다.
다음, 도 4b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a의 111)의 이동도 특성 등을 향상시키기 위해 고상 결정화(SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 111)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다. 이때, 상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal 의 분위기에서 열처리를 통한) 공정이거나, 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하다.
이때, 이러한 고상 결정화(SPC) 공정 진행에 의해 상기 순수 비정질 실리콘층(도 4a 111) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(도 4a의 103) 또한 결정화되어 불순물 폴리실리콘층(104)을 이루게 됨으로써 전도성이 향상되게 된다. 다음, 도 4c에 도시한 바와 같이, 상기 순수 폴리실리콘(112) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나, 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘(112) 위로 상기 소자영역(TrA)에 대응하여 게이트 전극(도 4k의 105)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 4k의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 및 2 포토레지스트 패턴(191a, 191b)을 형성하고, 상기 게이트 전극(도 4k의 105)이 형성되어야 할 부분 중 액티브층(도 4k의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 3 포토레지스트 패턴(191c)을 형성한다. 따라서 게이트 전극(도 4k의 105)이 형성될 부분 중 상기 액티브층(도 4k의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 3 포토레지스트 패턴(191c)이 형성되고, 상기 게이트 전극(도 4k의 105)이 형성될 부분 중 액티브층(도 4k의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 및 제 2 포토레지스트 패턴(191a, 191b)이 형성되며, 상기 게이트 전극(도 4k의 105)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(112)을 노출시킨 상태를 이룬다.
이때, 상기 소자영역 (TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 제 1 및 2 포토레지스트 패턴(191a, 191b)은 그 폭을 달리하는 것이 특징이다. 이는 추후에 패터닝 되어 형성되는 불순물 비정질 실리콘의 게이트 전극 (도 4k의 105)과 그 상부의 게이트 절연막(도 4k의 109) 및 순수 폴리실리콘의 액티브층(도 4k의 115)의 테두리부가 계단 형태를 이루도록 하여 이후 형성되는 층간절연막(도 4k의 122)의 끊김 또는 들뜸을 방지하고, 나아가 추후 형성되는 게이트 배선(도 4k의 145)과 상기 보조 액티브층(도 4k의 118) 외측으로 노출되는 상기 게이트 전극(도 4k의 105)과의 접촉을 위한 게이트 콘택홀(도 4k의 142)을 형성할 면적을 확보하기 위함이다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1, 2 및 3 포토레지스트 패턴(191a, 191b, 191c) 외부로 노출된 상기 순수 폴리실리콘층(도 4c의 112)과 상기 제 1 무기절연층(도 4c의 108)과 상기 제 1 불순물 폴리실리콘층(도 4c의 104)을 순차적으로 식각하여 제거함으로써 상기 소자영역 (TrA)에 상기 버퍼층(102) 위로 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극(105)과 무기절연패턴(109)과 순수 폴리실리콘 패턴(113)을 형성한다.
이때, 상기 게이트 및 데이터 패드부(GPA, DPA)를 포함하여 상기 소자영역 (TrA) 이외의 영역에 대해서는 상기 순수 폴리실리콘층(도 4c의 112)과 제 1 무기절연층(도 4c의 108) 및 상기 불순물 폴리실리콘층(도 4c의 104)이 모두 제거되어 상기 버퍼층(102)이 노출된 상태가 된다.
한편, 본 발명의 실시예에 있어서, 상기 게이트 전극(105)을 금속물질이 아닌 불순물 폴리실리콘으로 형성하는 것은, 상기 게이트 전극(105) 상부에 위치하는 상기 순수 폴리실리콘 패턴(113) 형성 시 발생하는 문제를 해결하기 위함이다. 보텀 게이트 구조를 갖는 박막트랜지스터를 형성하는 경우, 기판 상에는 금속물질로 게이트 전극을 형성하고 그 상부에 반도체층 형성을 위해 게이트 절연막을 개재하여 순수 비정질 실리콘층을 형성하는데, 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 고상 결정화하는데 있어 600℃ 이상의 비교적 높은 온도를 필요로 하고 있다. 따라서, 이러한 비교적 높은 온도를 요구하는 고상 결정화 공정 진행 시, 금속물질로 이루어진 게이트 전극은 변형이 발생하거나 또는 상기 게이트 절연막을 뚫고 상기 결정화된 순수 폴리실리콘층과 접촉하게 되는 스파이크가 발생하는 등의 문제를 일으킨다.
따라서, 본 발명의 실시예에 있어서는 이러한 금속물질의 게이트 전극을 형성함으로써 결정화 공정 진행 시 발생하는 문제를 해결하고자 이러한 고온의 분위기 노출되어도 전술한 문제를 일으키지 않는 불순물 폴리실리콘을 이용하여 게이트 전극(105)을 형성한 것이다.
한편, 불순물 폴리실리콘으로 이루어진 게이트 전극(105)의 경우, 전도성이 금속물질보다는 낮지만, 상기 불순물 폴리실리콘의 게이트 전극(105)의 두께가 500Å 내지 1000Å인 경우, 단위 면적당 저항치가 150Ω/sq(□) ~ 230Ω/sq(□) 정도가 되며, 이는 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 유사한 수준이 된다. 따라서, 불순물 폴리실리콘으로써 게이트 전극(105)을 형성하여도 충분히 230Ω/sq(□) 정도5) 내에 채널을 형성하는 등의 게이트 전극으로서의 역할을 수행하는데 문제 되지 않는다.
다음, 도 4e에 도시한 바와 같이, 불순물 폴리실리콘의 게이트 전극(105)과 무기절연패턴(109)과 순수 폴리실리콘 패턴(113)이 형성된 기판(101)에 대해 애 싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 및 2 포토레지스트 패턴(도 4d의 191a, 191b)을 제거함으로써 상기 소자영역 (TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 순수 폴리실리콘 패턴(113)의 양측 표면을 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 3 포토레지스트 패턴(191c) 또한 그 두께가 줄어들지만 여전히 상기 순수 폴리실리콘 패턴(113) 상부에 남아있게 된다.
다음, 도 4f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(191c) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 4e의 113)과 무기절연패턴(도 4e의 109)을 식각하여 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극(105)의 테두리부를 노출시킨다.
이때, 상기 제 3 포토레지스트 패턴(191c) 외측으로 노출된 상기 불순물 폴리실리콘의 게이트 전극(105)은 상기 제 3 포토레지스트 패턴(191c)을 기준으로 각각 그 폭을 달리하는 것이 특징이다. 넓은 폭을 가지며 상기 제 3 포토레지스트 패턴(191c) 외측으로 노출된 게이트 전극(105)에 대응해서는 추후 이와 접촉하는 게이트 배선(도 4k의 145)이 형성되어야 하므로 이를 반영하기 위함이다.
한편, 상기 제 3 포토레지스트 패턴(191c)에 의해 식각되지 않고 그 하부에 남아있는 무기절연패턴(도 4e의 109)과 폴리실리콘 패턴(도 4f의 113)은 각각 게이트 절연막(110)과 순수 폴리실리콘의 액티브층(115)을 이룬다.
다음, 도 4g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 3 포토레지스트 패턴(도 4f의 191c)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.
다음, 도 4h에 도시한 바와 같이, 상기 노출된 순수 폴리실리콘의 액티브층(115) 및 불순물 폴리실리콘의 게이트 전극(105) 위로 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr) 중 어느 하나 또는 2개 이상을 연속 증착하여 제 1 금속층을 형성하고, 이를 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 노출된 상기 불순물 폴리실리콘의 게이트 전극(105)과 접촉하며 각 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(118)을 형성한다. 이때, 상기 게이트 배선(118)은 전술한 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이룰 수도 있으며, 또는 서로 다른 2개 이상의 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이룰 수도 있다. 일례로 이중층 구조의 경우 알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있으며, 3중층의 경우 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 단일층 구조의 게이트 배선(118)을 도시하였다.
한편, 상기 게이트 패드부(GPA)에 있어서는 상기 버퍼층(102) 위로 상기 게이트 배선(118)의 일끝단과 연결된 게이트 패드전극(119)을 형성하고, 동시에 상기 데이터 패드부(DPA)에 있어서는 상기 버퍼층(102) 위로 상기 게이트 배선(118)을 이루는 동일한 물질로서 데이터 패드전극(121)을 형성한다.
다음, 도 4i에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(118) 위 로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하여 단일층 구조의 제 2 무기절연층(미도시)을 형성하거나 또는 상기 2개의 무기절연물질을 연속하여 증착함으로써 이중층 구조의 제 2 무기절연층(미도시)을 형성한다.
이후, 상기 기판(101) 전면에 형성된 상기 제 2 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 각 소자영역(TrA)에 있어서는 순수 폴리실리콘의 액티브층(115)의 중앙부를 기준으로 이의 양측으로 상기 폴리실리콘의 액티브층(115)을 노출시키는 제 1 및 제 2 액티브 콘택홀(123a, 123b)이 구비되며, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(119)을 노출시키는 게이트 패드 콘택홀(124)이 구비되며, 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(121)을 노출시키는 데이터 패드 콘택홀(126)을 구비한 층간절연막(122)을 형성한다. 이때, 상기 층간절연막(122)은 상기 데이터 패드전극(121)의 일끝단에 대해서는 상기 데이터 패드 콘택홀(125) 이외에 추후 형성될 데이터 배선과 전기적 연결을 위해 보조 데이터 패드 콘택홀(126)이 더욱 구비되도록 형성되는 것이 특징이다.
한편, 전술한 바와같은 형태를 갖도록 형성된 상기 층간절연막(122)은 상기 순수 폴리실리콘의 액티브층(115)의 중앙부(채널영역)에 대응해서는 상기 순수 폴리실리콘의 액티브층(115)을 덮어 에치 스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 것이 특징이다.
한편, 상기 층간절연막(122) 내에 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b) 형성은 주로 건식식각에 의해 진행되는데, 이때 상기 층간절연막(122)의 건식식각 진행 시 상기 순수 폴리실리콘의 액티브층(115) 또한 상기 층간절연막(122) 내에 제 1 및 제 2 액티브 콘택홀(123a, 123b) 형성을 위한 건식식각에 노출되지만, 무기절연물질의 건식식각에 이용되는 식각 가스(일례로 산화실리콘 및 질화실리콘의 경우 CF4, CF3, CF2)와 반도체 물질의 건식식각에 이용되는 식각 가스(비정질 실리콘 및 폴리실리콘 모두 Cl2 또는 BCl3)는 매우 상이하므로 이들 두 물질간에는 서로 거의 영향을 주지 않는다. 따라서, 상기 순수 폴리실리콘의 액티브층(115)은 비록 상기 층간절연막(122) 내에 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b) 형성을 위한 건식식각에 노출된다 하더라도 그 두께 변화가 거의 없게 되므로 문제되지 않는다.
또한, 상기 건식식각에 의해 순수 폴리실리콘의 액티브층(115)에 있어 소정의 두께 변화가 발생한다 하더라도 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b)이 형성되는 부분은 실질적으로 채널이 형성되는 부분이 아니므로 문제되지 않는다.
다음, 도 4j에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115)에 대응하여 이를 노출시키는 제 1 및 제 2 액티브 콘택홀(123a, 123b)을 가지며, 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대해서는 에치스토퍼의 역할을 하 는 상기 층간절연막(122) 위로 전면에 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다.
이때, 상기 층간절연막(122) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 BOE(buffered oxide etchant) 세정을 실시할 수도 있다. 이는 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면이 공기 중에 노출됨으로서 형성될 수 있는 자연 산화막(미도시)을 완전히 제거하기 위함이다.
한편, 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b)을 갖는 상기 층간절연막(122) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 상기 기판(101) 전면에 순수 비정질 실리콘을 우선 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 더욱 형성할 수도 있다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115시)뭄도시)간의 접합력을 향상시키기 위함이다. 즉, 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다. 하지만, 상기 순수 비정질 실리콘으로 이루어진 배리어층(미도시)은 반드시 형성할 필요는 없으며 생략할 수 있다.
다음, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를들면, 몰리브덴(Mo) 또는 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 2 금속층(미도시)을 형성한다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 데이터 배선(130)을 형성한다.
동시에 상기 소자영역 (TrA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(127)을 형성한다. 이때, 상기 오믹콘택층(127)은 각각 상기 제 1 및 제 2 액티브 콘택홀(123)을 통해 상기 순수 폴리실리콘의 액티브층(118)과 접촉하도록 한다.
한편, 순수 비정질 실리콘으로 이루어진 상기 배리어층(미도시)을 형성한 경우는 상기 서로 이격하는 오믹콘택층(127)과 상기 순수 폴리실리콘의 액티브층(115) 사이에 상기 오믹콘택층(127)과 동일한 평면적을 가지며 완전 중첩된 형태로 배리어 패턴(미도시)이 형성되게 된다.
또한, 상기 소자영역 (TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성하며, 이때 서로 이격하는 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 평면형태 및 평면적을 가지고 완전 중첩하며 형성되는 것이 특징이다.
이때, 전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(130)의 하부에 불순물 비정질 실리콘으로 이루어진 더미패턴(128)이 형성되는 것이 특징이다.
한편, 본 발명의 실시예의 경우, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)을 형성하는 과정에서 박막트랜지스터(도 4n의 Tr)의 온(on) 상태에서 채널이 형성되는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼로서 역할을 하는 상기 층간절연막(122)이 형성되어 있으므로 상기 소스 및 드레인 전극(133, 136) 형성 후, 상기 오믹콘택층(127)의 패터닝을 위한 건식식각 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게 되는 것이 특징이다.
따라서, 종래기술에서 언급한 문제점인 오믹콘택층 패터닝을 위한 건식식각 진행에 의한 채널이 형성되는 부분의 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있다.
한편, 전술한 단계까지의 공정 진행에 의해 상기 소자영역 (TrA)에 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극(105)과, 게이트 절연막(109)과, 순수 폴리실리콘의 액티브층(115)과, 층간절연막(122)과, 불순물 비정질 실리콘의 오믹콘택층(127)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타나지는 않았지만, 전술한 어레이 기판(101)을 유기전계 발광소자용 어레이 기판으로 제조하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)을 더욱 형성할 수도 있으며, 각 화소영역(P)에는 상기 데이터 배선(130) 및 추후 공정에서 제조될 게이트 배선(도 4n의 145)과 연결된 상기 박막트랜지스터(Tr)(이는 스위칭 박막트랜지스터를 이룸) 이외에 이와 동일한 구조를 가지며 상기 전원배선(미도시) 및 상기 스위칭 박막트랜지스터(Tr)와 연결된 구동 박막트랜지스터(미도시)를 더욱 형성할 수도 있다.
다음, 도 4k에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 전극(136)의 일끝단과 접촉하는 화소전극(170)을 형성한다.
동시에, 상기 게이트 패드부(GPA)에 있어서는 상기 층간절연막(122) 위로 상기 게이트 패드 콘택홀(124)을 통해 상기 게이트 패드전극(119)과 접촉하는 게이트 보조 패드전극(172)을 형성하고, 상기 데이터 패드부(DPA)에 있어서도 상기 층간절연막(122) 위로 상기 데이터 패드 콘택홀(125)을 통해 상기 데이터 패드전극(121)과 접촉하는 데이터 보조 패드전극(174)을 형성하고, 동시에 상기 데이터 패드전극(121)의 일끝단을 노출시키는 보조 데이터 패드 콘택홀(126)을 통해 상기 데이터 패드전극(121)의 일끝단과 상기 데이터 배선(130) 일끝단과 동시에 접촉하는 데이터 연결패턴(176)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
이때, 상기 소스 및 드레인 전극(133, 136)을 이루는 제 2 금속물질 예를들면 몰리브덴(Mo) 또는 몰리티타늄(MoTi)은 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 패터닝을 위한 식각액에는 전혀 반응하지 않으므로 상기 화소전극(170)과 게이트 및 데이터 보조 패드전극(172, 174)과 데이 터 연결패턴(176)의 형성 시 상기 소스 및 드레인 전극(133, 136)이 식각되어 제거되는 등의 문제는 발생하지 않는다.
한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 소자영역 (TrA)에 형성되는 상기 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)의 드레인 전극(136)은 상기 화소전극(170)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(170)과 접촉하여 전기적으로 연결되도록 형성한다. 이렇게 소자영역(TrA)에 상기 게이트 및 데이터 배선(145, 130)과 연결된 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 경우, 이러한 구성을 갖는 어레이 기판은 유기전계 발광 소자용 어레이 기판을 이루게 된다.
또한, 유기전계 발광소자용 어레이 기판으로 제조되는 경우, 도 5에 도시한 바와같이, 상기 화소전극(170)과 박막트랜지스터 위로 유기절연물질을 도포하여 유기절연층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소영역(P)의 경계를 따라 격벽(180)을 형성하는 공정을 더욱 진행할 수 있다. 이러한 경우 상기 격벽(180)은 상기 박막트랜지스터(Tr) 및 데이터 배선(130)을 완전히 덮는 형태로 형성됨으로써 보호층의 역할을 하게 되는 것이 특징이다.
전술한 제조 단계에 의해 제조된 어레이 기판은 보호층 형성없이, 총 5회의 마스크 공정을 통해 제조됨을 특징으로 함으로서 종래의 폴리실리콘을 액티브층으 로 하는 박막트랜지스터를 구비한 어레이 기판대비 3회 내지 4회의 마스크 공정수를 줄일 수 있는 것이 특징이다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도.
도 5는 유기전계 발광소자용으로 이용되는 본 발명에 실시예에 따른 어레이 기판의 유기전계 발광소자용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판
102 : 버퍼층
105 : 불순물 폴리실리콘의 게이트 전극
110 : 게이트 절연막
115 : 순수 폴리실리콘의 액티브층
119 : 게이트 패드전극
121 : 데이터 패드전극
122 : 층간절연막
123a, 123b : 제 1 및 제 2 액티브 콘택홀
124 : 게이트 패드 콘택홀
125 : 데이터 패드 콘택홀
126 : 보조 데이터 패드 콘택홀
127 : 불순물 비정질 실리콘의 오믹콘택층
128 : 더미패턴
130 : 데이터 배선
133 : 소스 전극
136 : 드레인 전극
170 : 화소전극
172 : 보조 게이트 패드전극
174 : 보조 데이터 패드전극
176 : 데이터 연결패턴
DPA : 데이터 패드부
GPA : 게이트 패드부
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역

Claims (12)

  1. 소자영역을 포함하는 화소영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 게이트 전극 위로 상기 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 액티브층 위로 전면에 제 1 금속물질을 증착하고 패터닝함으로써 상기 화소영역의 경계에 상기 게이트 전극의 일끝단과 접촉하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선과 상기 액티브층 위로 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층 중앙부를 기준으로 그 양측으로 상기 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 소스 전극과 연결되며 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 층간절연막 위로 상기 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 게이트 절연막 위로 상기 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계는,
    상기 버퍼층 위로 제 1 불순물 비정질 실리콘층과 무기절연층과 제 1 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화(SPC) 공정을 진행하여 상기 제 1 불순물 비정질 실리콘층과 제 1 순수 비정질 실리콘층을 각각 불순물 폴리실리콘층과 순수 폴리실리콘층으로 결정화시키는 단계와;
    상기 순수 폴리실리콘층 위로 상기 소자영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 가장자리에 대응해서는 상기 제 1 포토레지스트 일측과 타측에 상기 제 1 두께보다 얇은 제 2 두께를 가지며 서로 그 폭을 달리하는 제 2 포토레지스트패턴과 제 3 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1, 2 및 3 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 무기절연층과 불순물 폴리실리콘층을 순차적으로 제거하여 상기 소자영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과, 제 1 무기절연 패턴과, 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱(ashing)을 진행하여 상기 제 2 및 제 3 포토레지스트 패턴을 제거함으로써 상기 순수 폴리실리콘 패턴의 가장자리를 노출시키는 단계와;
    노출된 상기 순수 폴리실리콘 패턴과 제 1 무기절연패턴을 제거함으로써 상기 게이트 전극 위로 동일한 평면적을 갖는 상기 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 고상 결정화(SPC) 공정은 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화(Alternating Magnetic Field Crystallization) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 액티브 콘택홀을 갖는 상기 층간절연막 위로 상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내지 300Å의 두께를 가지며, 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며, 서로 이격하는 배리어패턴을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 오믹콘택층을 형성하기 이전에 상기 액티브 콘택홀을 통해 노출된 상기 액티브층 표면에 산화막 제거를 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 단계를 포함하는 어레이 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극과, 상기 데이트 배선의 일끝단과 연결되는 데이트 패드전극을 형성하는 단계를 포함하며,
    상기 층간절연막을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 중앙부와 일끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  7. 제 1 및 제 2 소자영역을 포함하는 화소영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 제 1 및 2 소자영역에 각각 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극을 형성하고, 상기 각각의 게이트 전극 위로 상기 각각의 게이트 전극의 가장자리를 노출시키며 아일랜드 형태로서 동일한 평면적을 가지며 순차 적층된 게이트 절연막과, 순수 폴리실리콘의 액티브층을 각각 형성하는 단계와;
    상기 각 액티브층 위로 전면에 제 1 금속물질을 증착하고 패터닝함으로써 상기 화소영역의 경계에 상기 제 1 소자영역에 형성된 상기 게이트 전극의 일끝단과 접촉하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선과 상기 각 액티브층 위로 무기절연물질을 증착하고 패터닝함으로써 상기 각 액티브층 중앙부를 기준으로 그 양측으로 상기 각 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 각 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 제 1 소자영역에 형성된 소스 전극과 연결되며 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 층간절연막 위로 상기 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 제 2 소자영역에 형성된 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계와;
    상기 화소전극 위로 유기절연물질을 도포하고 패터닝함으로써 상기 각 화소영역 내의 상기 화소전극을 노출시키는 개구를 갖도록 상기 화소영역의 경계에 뱅크를 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 소자영역을 포함하는 화소영역이 정의된 기판 상에 형성된 버퍼층과;
    상기 버퍼층 위로 상기 소자영역에 아일랜드 형태로서 형성된 불순물 폴리실리콘의 게이트 전극과, 게이트 절연막 및 순수 폴리실리콘의 액티브층과, 상기 액티브층의 중앙부를 기준으로 그 양측으로 상기 액티브층을 노출시키는 액티브 콘택홀을 구비한 층간절연막과, 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 상부 로 서로 이격하며 형성된 소스 및 드레인 전극으로 구성된 제 1 박막트랜지스터와;
    상기 버퍼층 상에 상기 제 1 박막트랜지스터의 게이트 전극과 연결되며 형성된 게이트 배선과;
    상기 층간절연막 상에 상기 박막트랜지스터의 소스 전극과 연결되며 상기 게이트 배선과 교차하며 형성된 데이터 배선
    을 포함하는 어레이 기판.
  9. 제 8 항에 있어서,
    상기 화소영역에는 상기 제 1 박막트랜지스터의 드레인 전극의 일끝단과 연결된 화소전극이 형성된 것이 특징인 어레이 기판.
  10. 제 8 항에 있어서,
    상기 화소영역에는 상기 제 1 박막트랜지스터와 동일한 구성요소를 갖는 제 2 박막트랜지스터가 형성되며, 상기 층간절연막 상부에는 상기 제 2 박막트랜지스터의 드레인 전극의 일끝단과 접촉하며 상기 화소영역 내에 화소전극이 형성된 것이 특징인 어레이 기판.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 버퍼층 상에는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극과, 아일랜드 형태의 데이터 패드전극이 형성되며,
    상기 층간절연막은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀이 구비되며,
    상기 층간절연막 상에는 상기 화소전극과 동일한 물질로 이루어진 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극과 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하고 동시에 상기 데이터 배선의 일끝단과 접촉하는 연결패턴이 형성된 것이 특징인 어레이 기판.
  12. 제 11 항에 있어서,
    상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내지 300Å의 두께를 가지며, 상기 액티브 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 배리어 패턴을 포함하는 어레이 기판.
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