JP2014085552A - 表示装置 - Google Patents
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Abstract
【課題】高精細化を図りつつ、表示性能を向上させた表示装置を提供する。
【解決手段】表示装置は、基板上に、複数の制御信号線と複数のデータ信号線とが交差する位置にマトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ対応して配置され、前記データ信号線から供給されるデータ電圧の印加を受ける複数の画素回路と、を備え、前記画素回路の各々は、前記制御信号線から供給される制御信号に応じて、前記画素に供給される前記データ電圧の書き込みを制御する薄膜トランジスタと、前記データ電圧を保持するコンデンサと、を含み、前記コンデンサは、前記基板上に所定の高さを有して配置された凸部と、前記凸部上に配置された第１の電極と、前記第１の電極上に配置された絶縁膜と、前記絶縁膜上に配置された第２の電極と、を有する。
【選択図】図３
【解決手段】表示装置は、基板上に、複数の制御信号線と複数のデータ信号線とが交差する位置にマトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ対応して配置され、前記データ信号線から供給されるデータ電圧の印加を受ける複数の画素回路と、を備え、前記画素回路の各々は、前記制御信号線から供給される制御信号に応じて、前記画素に供給される前記データ電圧の書き込みを制御する薄膜トランジスタと、前記データ電圧を保持するコンデンサと、を含み、前記コンデンサは、前記基板上に所定の高さを有して配置された凸部と、前記凸部上に配置された第１の電極と、前記第１の電極上に配置された絶縁膜と、前記絶縁膜上に配置された第２の電極と、を有する。
【選択図】図３
Description
本発明は、薄膜トランジスタを用いて各画素の表示階調を制御する表示装置に関する。
近年、液晶表示装置や、有機ＥＬ（Organic Electroluminescence）表示装置など、薄膜トランジスタ（ＴＦＴ）を用いて各画素の表示階調を制御する表示装置が開発されている。このような表示装置は、例えば、画素ごとに薄膜トランジスタ及びコンデンサ等を備えて配置される画素回路の占有面積を小さくすることにより、表示パネルの高精細化を実現することが求められている。
このため、従来の液晶表示装置には、画素電極の電位を一定期間保持するコンデンサ（保持容量）を、基板に形成されたトレンチ構造（溝構造）の側壁において形成し、基板上の狭小な領域にコンデンサを配置することにより、開口率の低下を防止しつつ、画素電極の電位保持特性を向上させようとするものが提案されている（例えば、特許文献１参照）。
しかしながら、上述した液晶表示装置のように、基板に形成されたトレンチ構造の側壁を用いてコンデンサを形成する場合には、薄膜トランジスタが形成されるガラス基板に複数の微細な溝を形成する必要があるため、製造プロセスへの負荷が高くなるという課題があった。
本発明は上述した課題に鑑みてなされてものであり、簡易な製造工程で、画素ごとに占有面積を大きくすることなく必要な電荷を保持可能なコンデンサを有する画素回路を形成することにより、高精細化を図りつつ、表示性能を向上させた表示装置を提供することを目的とする。
本発明の一実施形態によると、基板上に、複数の制御信号線と複数のデータ信号線とが交差する位置にマトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ対応して配置され、前記データ信号線から供給されるデータ電圧の印加を受ける複数の画素回路と、を備え、前記画素回路の各々は、前記制御信号線から供給される制御信号に応じて、前記画素に供給される前記データ電圧の書き込みを制御する薄膜トランジスタと、前記データ電圧を保持するコンデンサと、を含み、前記コンデンサは、前記基板上に所定の高さを有して配置された凸部と、前記凸部上に配置された第１の電極と、前記第１の電極上に配置された絶縁膜と、前記絶縁膜上に配置された第２の電極と、を有することを特徴とする表示装置が提供される。
前記薄膜トランジスタは、半導体層と、ゲート絶縁膜と、ゲート電極層とが積層された構造を含み、前記コンデンサの、前記第１の電極は、前記半導体層であり、前記絶縁膜は、前記ゲート絶縁膜であり、前記第２の電極は、前記ゲート電極層であってもよい。
前記薄膜トランジスタは、ゲート電極層と、層間絶縁膜と、配線層とが積層された構造を含み、前記コンデンサの、前記第１の電極は、前記ゲート電極層であり、前記絶縁膜は、前記層間絶縁膜であり、前記第２の電極は、前記配線層であってもよい。
前記画素は、有機ＥＬ素子を含むものであってもよく、前記コンデンサと重畳する位置にバンク層が配置されていてもよい。また、前記画素は、液晶層を含むものであってもよい。
本発明によれば、簡易な製造工程で、画素ごとに占有面積を大きくすることなく必要な電荷を保持可能なコンデンサを備えた画素回路を形成することができるため、高精細化を図りつつ、表示性能を向上させた表示装置を提供することができる。
以下、図面を参照しながら、本発明の表示装置の実施形態について説明する。なお、本発明の表示装置は、以下の実施形態に限定されることはなく、種々の変形を行ない実施することが可能である。
図１に、本発明の一実施形態に係る表示装置１００の概略構成を示す。本実施形態に係る表示装置１００は、基板１０６上に形成された、表示領域１０１、ドライバＩＣ１０２、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔｓ）１０３、及び走査線駆動回路１０４を備える。表示領域１０１には、図中の横方向に走る複数の制御信号線ｇ１−１〜ｇ１−３と縦方法に走る複数のデータ信号線ｄ１〜ｄ３とが互いに交差して配置され、制御信号線ｇ１−１〜ｇ１−３とデータ信号線ｄ１〜ｄ３との交差部に対応する位置に、複数の画素１０５がマトリクス状に配置される。図１には、一例として、一画素１０５あたり３本の制御信号線ｇ１−１〜ｇ１−３と１本のデータ信号線ｄ１とが交差して配置される構成を図示しているが、この構成に限定されるものではない。また、図示していないが、表示領域１０１内には電源線等の一定電圧を供給する配線が配置されてもよい。各画素１０５には、制御信号線ｇ１−１〜ｇ１−３から供給される制御信号に応じて、画素１０５に供給されるデータ電圧の書き込みを制御することにより、画素１０５の発光を制御する薄膜トランジスタ及びデータ信号線ｄ１〜ｄ３から供給されるデータ電圧を保持するコンデンサを備えた画素回路が配置される。
図２に、本発明の一実施形態に係る表示装置１００に用いられる画素回路１０７の一例を示す。図２は、有機ＥＬ表示装置に用いられる画素回路１０７の一例を示した回路図である。なお、以下、表示装置１００として有機ＥＬ表示装置を例に挙げて説明するが、本発明の一実施形態に係る表示装置は、薄膜トランジスタを用いて各画素の表示階調を制御する表示装置であれば、有機ＥＬ表示装置に限らず、液晶表示装置などであってもよい。例えば、図１には図示していないが、表示装置１００は、基板１０６と対向して配置される対向基板との間に画素１０５ごとに配置される液晶層と、液晶層に光を供給するバックライトとを備えた液晶表示装置であってもよい。また、図１には図示していないが、各画素１０５は、供給される電流に応じた強度で発光する発光ダイオードを備えていてもよく、この場合、表示装置１００は、有機ＥＬ表示装置のように自発光型の表示装置であってもよい。
図２に図示したように、各画素１０５の画素回路１０７は、４つのトランジスタＴＲ１〜ＴＲ４と、２つのコンデンサＣ１、Ｃ２と、有機ＥＬ素子ＯＬＥＤとを備えるものであってもよい。トランジスタＴＲ１は、ソースがデータ電圧ラインＤＡＴＡ（図１に示したデータ信号線ｄ１）に接続され、ドレインがコンデンサＣ１の一方の電極に接続され、ゲートが走査電極ラインＳＥＬＥＣＴ（図１に示した制御信号線ｇ１−１）に接続される。トランジスタＴＲ２は、ソースがコンデンサＣ１の他方の電極、コンデンサＣ２の一方の電極、及びトランジスタＴＲ３のゲートに共通接続されているとともに、ドレインがトランジスタＴＲ３のドレインとトランジスタＴＲ４のソースに共通接続され、ゲートが制御信号ラインＡＺ（図１に示した制御信号線ｇ１−２）に接続される。トランジスタＴＲ４は、ドレインが有機ＥＬ素子ＯＬＥＤの陽極に接続され、ゲートが制御信号ラインＡＺＢ（図１に示した制御信号線ｇ１−３）に接続される。有機ＥＬ素子ＯＬＥＤの陰極には電源電圧ＣＶが印加され、トランジスタＴＲ３のソース及びコンデンサＣ２の他方の電極には電源電圧ＶＤＤが印加される。
このような構成を備える画素回路１０７は、コンデンサＣ１、Ｃ２等に電圧を保持させることにより、トランジスタＴＲ３の動作しきい値電圧のばらつきを補正し、これにより、データ電圧ラインＤＡＴＡから供給されるデータ電圧に正確に応じた輝度で有機ＥＬ素子ＯＬＥＤを発光させることができるように構成されている。このため、図２に図示した構成を備える画素回路１０７は、トランジスタの特性ばらつきが表示に直接的に現れてしまう有機ＥＬ表示装置などの発光ダイオードを備えた表示装置に用いられている。
しかしながら、表示パネルの高精細化を実現するために、各画素１０５の面積は小さくなる傾向にあり、図２に図示したような複数のトランジスタＴＲ１〜ＴＲ３及び複数のコンデンサＣ１、Ｃ２を備える画素回路１０７は、画素１０５の開口率などを考慮しつつ、限られた微小な領域に配置することが困難となることがあった。そこで、本発明者は、画素回路のうち、コンデンサの占有面積を大きくすることなく、表示装置の表示性能を満たす十分な容量を確保することのできるコンデンサの構成を検討し、本発明に至った。
以下、図３及び図４を参照し、本発明の一実施形態に係る表示装置１００に用いる画素回路が備えるコンデンサ１０の構成について説明する。図３は、本発明の一実施形態に係る表示装置１００に用いる画素回路が備えるコンデンサ１０の概略構成を示す断面図である。図４は、本発明の一実施形態に係る表示装置１００に用いる画素回路が備える凸部１１の形状例を示す図である。
図３に図示したように、本発明の一実施形態に係る表示装置１００に用いる画素回路が備えるコンデンサ１０は、基板１５上に形成された凸部１１と、凸部１１上に形成された第１の電極１２と、第１の電極１２上に形成された絶縁膜１３と、絶縁膜１３上に形成された第２の電極１４とを含む。このような構成を備えることにより、コンデンサ１０は、第１の電極１２と第２の電極１４により形成することができる。
凸部１１は、例えば、ガラス基板である基板１５上に、酸化シリコン膜や窒化シリコン膜を成膜し、これをパターニングすることにより形成してもよく、レジストなどの光硬化樹脂を用いて形成してもよい。基板１５は、ガラス基板に限らず、シリコン基板などであってもよい。凸部１１は、基板１５から、１μｍ〜１０μｍ程度の高さを有して形成された頂部と、頂部から基板１５に繋がる斜面を備えた凸状の形状を有する。凸部１１は、例えば、図４（ａ）に図示した凸部１１ａのように、表面が滑らかな山型の形状に形成されてもよく、図４（ｂ）に図示した凸部１１ｂのように、山型の形状がライン状に延長された構造を有していてもよい。また、図４（ｃ）に図示した凸部１１ｃのように、図４（ｂ）に図示した凸部１１ｂの頂部が平坦に形成された構造を有していてもよい。このように、凸部１１の形状は、基板１５から１μｍ〜１０μｍ程度の高さを有して形成された頂部と、頂部から基板１５に繋がる斜面を備えた凸状の形状であれば、図４（ａ）〜（ｃ）に図示した形状に限定されない。また、凸部１１は、図４（ａ）〜（ｃ）に図示した凸部１１ａ〜１１ｃのように、角のない、表面が滑らかな凸状の形状とすることが望ましい。角のない、表面が滑らかな形状とすることにより、凸部１１の上に順次形成される第１の電極１２、絶縁膜１３、及び第２の電極１４の断線を防ぐことができる。
（第１の実施例）
以下、図５乃至図８を参照し、図３及び図４を参照して上述した本発明の一実施形態に係る表示装置１００の画素回路が備えるコンデンサ１０の構成を、より詳細に説明する。図５は、本発明の第１の実施例に係るコンデンサ２０の概略構成を示す断面図である。図６は、図５に示した第１の実施例に係るコンデンサ２０の変形例を示す断面図である。図７Ａ乃至図７Ｄは、図５に示した第１の実施例に係るコンデンサ２０を備えた画素回路の製造工程を説明するための図である。図８は、図５に示した第１の実施例に係るコンデンサ２０を備えた画素回路を有する表示装置の概略構成例を示す図である。
以下、図５乃至図８を参照し、図３及び図４を参照して上述した本発明の一実施形態に係る表示装置１００の画素回路が備えるコンデンサ１０の構成を、より詳細に説明する。図５は、本発明の第１の実施例に係るコンデンサ２０の概略構成を示す断面図である。図６は、図５に示した第１の実施例に係るコンデンサ２０の変形例を示す断面図である。図７Ａ乃至図７Ｄは、図５に示した第１の実施例に係るコンデンサ２０を備えた画素回路の製造工程を説明するための図である。図８は、図５に示した第１の実施例に係るコンデンサ２０を備えた画素回路を有する表示装置の概略構成例を示す図である。
図５に図示したように、本発明の第１の実施例に係るコンデンサ２０は、基板１５上に形成された凸部１１と、凸部１１の上に形成されたバリア膜２１と、バリア膜２１上に形成された半導体層２２と、半導体層２２上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極層２４とを含む。このような構成を備えることにより、コンデンサ２０は、半導体層２２とゲート電極層２４により形成することが可能となる。
また、図５に図示したコンデンサ２０の変形例として、図６に図示したように、コンデンサ２０´は、基板１５上をバリア膜２１で覆い、バリア膜２１上に形成された凸部１１と、凸部１１の上に形成された半導体層２２と、半導体層２２上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極層２４とを含んでもよい。図６に図示したコンデンサ２０´についても、半導体層２２とゲート電極層２４により形成することができる。
以下、図７Ａ乃至図７Ｄを参照し、本発明の第１の実施例に係るコンデンサ２０を備えた画素回路の製造工程について述べる。図７Ａ乃至図７Ｄは、画素回路のＴＦＴが形成される部分を図中の左側に示し、コンデンサ２０が形成される部分を図中の右側に示したものである。
（１）凸部１１の形成（図７Ａ（ａ）参照）
基板１５上に、凸部１１を形成する。基板１５には、ガラス基板を用いる。凸部１１は、図４を参照して上述したように、基板１５から１μｍ〜１０μｍ程度の高さを有する凸状の形状に形成する。凸部１１は、角のない、表面が滑らかな凸状形状に形成することが望ましく、基板１５上に酸化シリコン膜や窒化シリコン膜を成膜し、これをパターニングすることにより形成する。また、凸部１１は、レジストを用いたフォトリソプロセスによって形成してもよい。レジストを用いる場合には、熱安定性の高い材料を用いることが好ましい。
基板１５上に、凸部１１を形成する。基板１５には、ガラス基板を用いる。凸部１１は、図４を参照して上述したように、基板１５から１μｍ〜１０μｍ程度の高さを有する凸状の形状に形成する。凸部１１は、角のない、表面が滑らかな凸状形状に形成することが望ましく、基板１５上に酸化シリコン膜や窒化シリコン膜を成膜し、これをパターニングすることにより形成する。また、凸部１１は、レジストを用いたフォトリソプロセスによって形成してもよい。レジストを用いる場合には、熱安定性の高い材料を用いることが好ましい。
（２）バリア膜２１及び半導体層２２の形成（図７Ａ（ｂ）、（ｃ）参照）
凸部１１の形成された基板１５上に、バリア膜２１を形成する（図７Ａ（ｂ））。バリア膜２１は、ガラス基板である基板１５に内在するナトリウムイオン等のアルカリ成分が凝集し、ＴＦＴ特性に影響を与えるのを防ぐ、異物遮断用の膜である。また、凸部１１の形状が変形することをバリア膜２１で覆うことによって防ぐことも可能となる。バリア膜２１は、例えば、酸化シリコン膜や窒化シリコン膜を、公知の技術（スパッタ法、ＰＣＶＤ法、真空蒸着法等）を用いて形成する。
凸部１１の形成された基板１５上に、バリア膜２１を形成する（図７Ａ（ｂ））。バリア膜２１は、ガラス基板である基板１５に内在するナトリウムイオン等のアルカリ成分が凝集し、ＴＦＴ特性に影響を与えるのを防ぐ、異物遮断用の膜である。また、凸部１１の形状が変形することをバリア膜２１で覆うことによって防ぐことも可能となる。バリア膜２１は、例えば、酸化シリコン膜や窒化シリコン膜を、公知の技術（スパッタ法、ＰＣＶＤ法、真空蒸着法等）を用いて形成する。
バリア膜２１の形成された基板１５上に、非晶質半導体膜（ａ−Ｓｉ層）を公知の技術（スパッタ法、ＰＣＶＤ法、真空蒸着法等）により形成する。非晶質半導体膜をレーザー照射などの公知の技術により結晶化させ、結晶質半導体膜（ｐ−Ｓｉ層）である半導体層２２を形成する（図７Ａ（ｂ））。
次に、ＴＦＴを形成する側の半導体層２２上に、パターニングされた第１レジスト（マスク）５１を形成し、コンデンサを形成する側の半導体層２２上に、パターニングされた第２レジスト５２を形成する（図７Ａ（ｂ））。第１レジスト５１及び第２レジスト５２が形成された半導体層２２をエッチング処理することにより、図７Ｂ（ａ）に図示したように、パターニングされた半導体層２２を形成する。
（３）ゲート絶縁膜２３の形成（図７Ｂ（ａ）参照）
次に、半導体層２２を覆うゲート絶縁膜２３を形成する（図７Ｂ（ａ））。ゲート絶縁膜２３は、酸化シリコン膜を、ＰＥＣＶＤ法等の公知の方法を用いて１００ｎｍ程度の膜厚で成膜する。このとき、図５に図示したように、凸部１１の斜面上に形成されたゲート絶縁膜２３の膜厚ｔ１が、基板１５の水平面上に平坦に形成されたゲート絶縁膜２３の膜厚ｔ２よりも、成膜率が下がることにより、薄くなる場合がある。凸部１１の斜面上に形成されるゲート絶縁膜２３の膜厚ｔ１が膜厚ｔ２よりも薄くなることにより、耐圧は低下するが、コンデンサ２０の占有面積を大きくすることなく、半導体層２２とゲート電極層２４との間で大きな容量を形成することが可能となる。
次に、半導体層２２を覆うゲート絶縁膜２３を形成する（図７Ｂ（ａ））。ゲート絶縁膜２３は、酸化シリコン膜を、ＰＥＣＶＤ法等の公知の方法を用いて１００ｎｍ程度の膜厚で成膜する。このとき、図５に図示したように、凸部１１の斜面上に形成されたゲート絶縁膜２３の膜厚ｔ１が、基板１５の水平面上に平坦に形成されたゲート絶縁膜２３の膜厚ｔ２よりも、成膜率が下がることにより、薄くなる場合がある。凸部１１の斜面上に形成されるゲート絶縁膜２３の膜厚ｔ１が膜厚ｔ２よりも薄くなることにより、耐圧は低下するが、コンデンサ２０の占有面積を大きくすることなく、半導体層２２とゲート電極層２４との間で大きな容量を形成することが可能となる。
次に、図７Ｂ（ａ）に図示したＴＦＴのチャネル領域となる領域２２ｃ上のゲート絶縁膜２３上に、図示していないがマスクを形成する。このマスクの上からゲート絶縁膜２３を通過させて半導体層２２に、ｐ型を付与する不純物元素、例えば、ボロンを添加（ドーピング）することにより、ドレイン領域となる不純物領域２２ａ及びソース領域となる不純物領域２２ｂを形成し、ｐチャネル型ＴＦＴを形成する。同時に、コンデンサ２０を構成する半導体層２２及びゲート絶縁膜２３にも、不純物元素を添加する。なお、必要に応じてチャネルドープを行ったり、ＬＤＤ領域を形成してもよい。また、ｐチャネル型ＴＦＴではなく、ｎチャネル型ＴＦＴを形成する場合には、ｎ型を付与する不純物元素、例えば、リンを添加（ドーピング）して不純物領域２２ａ、２２ｂを形成してもよい。
（４）ゲート電極層２４の形成（図７Ｂ（ｂ）、図７Ｃ（ａ）参照）
次に、ゲート絶縁膜２３の上に、ゲート電極層２４を形成する（図７Ｂ（ｂ））。ゲート電極層２４は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いて公知の方法により形成する。
次に、ゲート絶縁膜２３の上に、ゲート電極層２４を形成する（図７Ｂ（ｂ））。ゲート電極層２４は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いて公知の方法により形成する。
次に、ＴＦＴを形成する側のゲート電極層２４上に、パターニングされた第３レジスト５３を形成し、コンデンサを形成する側のゲート電極層２４上に、パターニングされた第４レジスト５４を形成する（図７Ｂ（ｂ））。第３レジスト５３及び第４レジスト５４が形成されたゲート電極層２４をエッチング処理することにより、図７Ｃ（ａ）に図示したように、パターニングされたゲート電極層２４が形成される。
（５）層間絶縁膜２５の形成（図７Ｃ（ｂ）参照）
次に、層間絶縁膜２５を形成する。層間絶縁膜２５は、酸化シリコン膜や窒化シリコン膜を、公知の技術（スパッタ法、ＰＣＶＤ法、真空蒸着法等）を用いて、５００ｎｍ〜６００ｎｍ程度の膜厚で成膜する。また、ポリイミドやアクリル等の樹脂を用いて形成してもよい。
次に、層間絶縁膜２５を形成する。層間絶縁膜２５は、酸化シリコン膜や窒化シリコン膜を、公知の技術（スパッタ法、ＰＣＶＤ法、真空蒸着法等）を用いて、５００ｎｍ〜６００ｎｍ程度の膜厚で成膜する。また、ポリイミドやアクリル等の樹脂を用いて形成してもよい。
（６）ドレイン電極２６ａ及びソース電極２６ｂの形成（図７Ｄ（ａ）参照）
次に、層間絶縁膜２５及びゲート絶縁膜２３に、半導体層２２の不純物領域２２ａ及び不純物領域２２ｂに達するコンタクトホールをそれぞれ形成した後、コンタクトホールを通過して、ドレイン領域である不純物領域２２ａまたはソース領域である不純物領域２２ｂにそれぞれ電気的に接続されるドレイン電極２６ａ及びソース電極２６ｂを形成する。ドレイン電極２６ａ及びソース電極２６ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いて成膜し、これをパターニングすることにより形成してもよい。また、図示していないが、ドレイン電極２６ａ及びソース電極２６ｂの形成とともに、ドレイン電極２６ａ及びソース電極２６ｂに電気的に接続される配線層をパターニングにより形成する。
次に、層間絶縁膜２５及びゲート絶縁膜２３に、半導体層２２の不純物領域２２ａ及び不純物領域２２ｂに達するコンタクトホールをそれぞれ形成した後、コンタクトホールを通過して、ドレイン領域である不純物領域２２ａまたはソース領域である不純物領域２２ｂにそれぞれ電気的に接続されるドレイン電極２６ａ及びソース電極２６ｂを形成する。ドレイン電極２６ａ及びソース電極２６ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いて成膜し、これをパターニングすることにより形成してもよい。また、図示していないが、ドレイン電極２６ａ及びソース電極２６ｂの形成とともに、ドレイン電極２６ａ及びソース電極２６ｂに電気的に接続される配線層をパターニングにより形成する。
（７）平坦化膜３１、画素電極３２及びバンク層３３の形成（図７Ｄ（ｂ）参照）
次に、平坦化膜３１を形成する。平坦化膜３１は、ポリイミド樹脂等を、１ｎｍ〜１０ｎｍ程度の膜厚で形成する。平坦化膜３１にドレイン電極２６ａに達するコンタクトホールを形成した後、このコンタクトホールを通過して、ドレイン電極２６ａと電気的に接続する画素電極３２ａ、３２ｂを形成する。画素電極３２ａ、３２ｂ上には、図７Ｄ（ｂ）に図示したように、バンク層３３ａ、３３ｂを形成する。なお、図７Ｄ（ｂ）に図示した画素電極３２ａと画素電極３２ｂとは、互いに隣接する画素の画素電極であり、隣接する画素の画素電極３２ａ、３２ｂを分断する位置にバンク層３３ｂを形成する。
次に、平坦化膜３１を形成する。平坦化膜３１は、ポリイミド樹脂等を、１ｎｍ〜１０ｎｍ程度の膜厚で形成する。平坦化膜３１にドレイン電極２６ａに達するコンタクトホールを形成した後、このコンタクトホールを通過して、ドレイン電極２６ａと電気的に接続する画素電極３２ａ、３２ｂを形成する。画素電極３２ａ、３２ｂ上には、図７Ｄ（ｂ）に図示したように、バンク層３３ａ、３３ｂを形成する。なお、図７Ｄ（ｂ）に図示した画素電極３２ａと画素電極３２ｂとは、互いに隣接する画素の画素電極であり、隣接する画素の画素電極３２ａ、３２ｂを分断する位置にバンク層３３ｂを形成する。
ここで、本実施形態においては、隣接する画素電極３２ａ、３２ｂを互いに隔てるバンク層３３ｂが、コンデンサ２０と重畳する位置に形成される。バンク層３３ｂが、図７Ｄ（ｂ）に図示したように、コンデンサ２０の凸部１１の頂部に対応する位置に重畳して形成されることにより、コンデンサ２０によって平坦化膜３１上にわずかにできる凹凸を、隣接する画素の間に収めることができるため、画素電極３２ａ、３２ｂを平坦に形成することが可能となる。なお、コンデンサ２０がバンク層３３ｂと重畳しない位置に形成されていてもよい。
以上のような製造工程により、本発明の第１の実施例に係るコンデンサ２０を備えた画素回路は形成される。本発明の第１の実施例に係るコンデンサ２０は、ＴＦＴを形成するのと同時に形成することができ、半導体層２２とゲート電極層２４との間で３次元容量を形成することが可能となる。従って、簡易な製造工程で、画素ごとに占有面積を大きくすることなく、必要な電荷を保持可能なコンデンサ２０を備えた画素回路を形成することができる。このような画素回路を備えた表示装置を形成することにより、高精細化を図ることが可能であり、表示性能を向上させた表示装置を提供することができる。
図７Ａ乃至図７Ｄに図示した製造工程により第１の実施例に係るコンデンサ２０を備えた画素回路を形成した後、図８に図示したように、画素電極３２ａ、３２ｂ上に有機ＥＬ層３４及びカソード電極３５を形成することにより、有機ＥＬ表示装置を形成してもよい。なお、図８に図示した画素電極３２ａ、３２ｂ、有機ＥＬ層３４、及びカソード電極３５を含む有機ＥＬ素子の構成は、「ＲＧＢ塗り分け（Side-by-side RGB sub-pixel）方式」による構成例を示したものであり、公知の技術を用いて形成することができる。また、本発明の第１の実施例に係るコンデンサ２０を備えた画素回路は、例えば、白色発光層にカラー・フィルタを組み合わせた「カラー・フィルタ方式」を用いる有機ＥＬ素子についても適用可能である。このように、本発明が適用される有機ＥＬ表示装置は、図８に図示した構成に限らず、種々の有機ＥＬ表示装置に適用可能である。
（第２の実施例）
以下、図９乃至図１１を参照し、本発明の一実施形態に係る表示装置の画素回路が備える第２の実施例に係るコンデンサ３０の構成を説明する。図９は、本発明の一実施形態に係る表示装置に用いる画素回路が有する第２の実施例に係るコンデンサ３０の概略構成を示す断面図である。図１０は、図９に示した第２の実施例に係るコンデンサ３０を備えた画素回路を有する表示装置の概略構成例を示す図である。図１１は、図９に示した第２の実施例に係るコンデンサ３０を備えた画素回路を有する表示装置の構成例を説明するための図である。なお、図９乃至図１１において、図５乃至図８を参照して上述した第１の実施例における構成と同じ構成については同じ符号を付して、その説明を省略する。
以下、図９乃至図１１を参照し、本発明の一実施形態に係る表示装置の画素回路が備える第２の実施例に係るコンデンサ３０の構成を説明する。図９は、本発明の一実施形態に係る表示装置に用いる画素回路が有する第２の実施例に係るコンデンサ３０の概略構成を示す断面図である。図１０は、図９に示した第２の実施例に係るコンデンサ３０を備えた画素回路を有する表示装置の概略構成例を示す図である。図１１は、図９に示した第２の実施例に係るコンデンサ３０を備えた画素回路を有する表示装置の構成例を説明するための図である。なお、図９乃至図１１において、図５乃至図８を参照して上述した第１の実施例における構成と同じ構成については同じ符号を付して、その説明を省略する。
図９に図示したように、本発明の第２の実施例に係るコンデンサ３０は、基板１５上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成された凸部１１と、凸部１１の上に形成されたゲート電極層２４と、ゲート電極層２４の上に形成された層間絶縁膜２５と、層間絶縁膜２５の上に形成された配線層２６とを含む。なお、配線層２６は、ドレイン電極２６ａ及びソース電極２６ｂと同じ材料を用いて、ドレイン電極２６ａ及びソース電極２６ｂの形成とともにパターニングにより形成される層である（図１０参照）。このような構成を備えるコンデンサ３０は、図７Ａ乃至図７Ｄを参照して上述した第１の実施例に係るコンデンサ２０の製造工程と同様の製造工程を用いて製造することが可能である。従って、コンデンサ３０についても、コンデンサ２０と同様に、画素回路のＴＦＴを形成する際にＴＦＴの形成と同時に形成することができ、且つ、画素回路における占有面積を大きくすることなく、ゲート電極層２４と配線層２６との間に３次元容量を形成することができる。
図９及び図１０を参照すると、本発明の第２の実施例に係るコンデンサ３０は、第１の実施例に係るコンデンサ２０とは異なり、ゲート電極層２４と配線層２６により容量を形成するものである。コンデンサ３０の容量が形成される層間絶縁膜２５の膜厚ｔ３は、凸部１１の斜面上に形成されることにより、基板１５の水平面上に平坦に形成される層間絶縁膜２５の膜厚ｔ４よりも膜厚が薄くなるため、平坦部で形成される容量よりも大きな容量を得ることができ、且つ、図５に図示した第１の実施例に係るコンデンサ２０のゲート絶縁膜２３の膜厚ｔ１と比較すると膜厚が厚くなるため、コンデンサ３０によれば、耐圧を確保しつつ、凸部１１の斜面上の膜厚ｔ３が薄くなることにより同じ面積であってもより大きな容量を保持できるという利点が得られる。
また、第２の実施例に係るコンデンサ３０は、表示装置において、第１の実施例に係るコンデンサ２０と同様に、隣り合う画素の画素電極３２ａ、３２ｂを互いに離隔するバンク層３３ｂと重畳する位置に対応させて配置されてもよい。これにより、図１１に図示したように、平坦化膜３１がコンデンサ３０により持ち上がり表面に凹凸状の部分Ｂが形成された場合にも、例えば有機ＥＬ素子などが形成される画素電極３２ａ〜３２ｄの領域Ａを平坦なものとすることができる。従って、画素電極３２ａ〜３２ｄ上に形成される構造を精度良く形成することが可能となり、領域Ａを光が通過する場合には、コンデンサ３０及び平坦化膜３１表面の凹凸状の部分Ｂにより各画素の表示が妨げられないようにすることも可能となる。
なお、上述した本発明の第１及び第２の実施形態に係るコンデンサ２０、３０を備えた画素回路を有する表示装置の構成について、いずれもＴＦＴの構造がトップゲート型である場合を図８及び図１０等に図示して説明したが、本発明はこの構成に限らず、ＴＦＴの構造がボトムゲート型である表示装置についても適用可能である。また、図８及び図１０に図示した有機ＥＬ素子の構成についても、図示した構成に限定されず、仕様に応じて各層の積層順序及び材料等を適宜変更することにより、ボトムエミッション型またはトップエミッション型の有機ＥＬ表示装置を構成してもよい。このように、本発明は種々の表示装置に適用可能である。
以上のとおり、本発明の第２の実施例に係るコンデンサ３０は、本発明の第１の実施例に係るコンデンサ２０と同様に、簡易な製造工程で、占有面積を大きくすることなく、必要な電位を保持可能なコンデンサ３０を備えた画素回路を形成することができる。従って、本発明の第１及び第２の実施例に係るコンデンサ２０、３０を備えた画素回路を有する表示装置を形成することにより、高精細化を図ることが可能であり、表示性能を向上させた表示装置を提供することができる。
１００ 表示装置
１０１ 表示領域
１０２ ドライバＩＣ
１０３ ＦＰＣ
１０４ 走査線駆動回路
１０５ 画素
１５、１０６ 基板
１０７ 画素回路
１０、２０、３０ コンデンサ
１１ 凸部
１２ 第１の電極
１３ 絶縁膜
１４ 第２の電極
２１ バリア膜
２２ 半導体層
２３ ゲート絶縁膜
２４ ゲート電極層
２５ 層間絶縁膜
２６ 配線層
２６ａ ドレイン電極
２６ｂ ソース電極
３１ 平坦化膜
３２ 画素電極
３３ バンク層
３４ 有機ＥＬ層
３５ カソード電極
１０１ 表示領域
１０２ ドライバＩＣ
１０３ ＦＰＣ
１０４ 走査線駆動回路
１０５ 画素
１５、１０６ 基板
１０７ 画素回路
１０、２０、３０ コンデンサ
１１ 凸部
１２ 第１の電極
１３ 絶縁膜
１４ 第２の電極
２１ バリア膜
２２ 半導体層
２３ ゲート絶縁膜
２４ ゲート電極層
２５ 層間絶縁膜
２６ 配線層
２６ａ ドレイン電極
２６ｂ ソース電極
３１ 平坦化膜
３２ 画素電極
３３ バンク層
３４ 有機ＥＬ層
３５ カソード電極
Claims (6)
- 基板上に、複数の制御信号線と複数のデータ信号線とが交差する位置にマトリクス状に配置された複数の画素と、
前記複数の画素にそれぞれ対応して配置され、前記データ信号線から供給されるデータ電圧の印加を受ける複数の画素回路と、を備え、
前記画素回路の各々は、
前記制御信号線から供給される制御信号に応じて、前記画素に供給される前記データ電圧の書き込みを制御する薄膜トランジスタと、
前記データ電圧を保持するコンデンサと、を含み、
前記コンデンサは、
前記基板上に所定の高さを有して配置された凸部と、
前記凸部上に配置された第１の電極と、
前記第１の電極上に配置された絶縁膜と、
前記絶縁膜上に配置された第２の電極と、
を有することを特徴とする表示装置。 - 前記薄膜トランジスタは、半導体層と、ゲート絶縁膜と、ゲート電極層とが積層された構造を含み、
前記コンデンサの、前記第１の電極は、前記半導体層であり、前記絶縁膜は、前記ゲート絶縁膜であり、前記第２の電極は、前記ゲート電極層であることを特徴とする請求項１に記載の表示装置。 - 前記薄膜トランジスタは、ゲート電極層と、層間絶縁膜と、配線層とが積層された構造を含み、
前記コンデンサの、前記第１の電極は、前記ゲート電極層であり、前記絶縁膜は、前記層間絶縁膜であり、前記第２の電極は、前記配線層であることを特徴とする請求項１に記載の表示装置。 - 前記画素は、有機ＥＬ素子を含むことを特徴とする請求項１乃至３のいずれか一項に記載の表示装置。
- 前記コンデンサと重畳する位置にバンク層が配置されることを特徴とする請求項４に記載の表示装置。
- 前記画素は、液晶層を含むことを特徴とする請求項１乃至３のいずれか一項に記載の表示装置。
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