JP6129206B2 - Ｔｆｔアレイ基板の製造方法 - Google Patents

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Description

本発明は、ＴＦＴアレイ基板の製造方法に関する。
現在、フラットパネルディスプレイが、大きくて重いＣＲＴディスプレイから次第に代わって来た。通常のフラットパネルディスプレイは、液晶ディスプレイ及び有機発光ダイオードディスプレイを含む。
液晶ディスプレイでは、各画素は、ＴＦＴアレイ基板において対応する薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略称する）によって駆動され、さらに外部駆動回路と組合わせて、画像表示を実現する。アクティブマトリクス駆動型有機発光ディスプレイ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ、ＡＭＯＬＥＤと略称する）では、ＴＦＴアレイ基板におけるＴＦＴにより、ＯＬＥＤパネルにおける対応するＯＬＥＤ画素を駆動し、外部駆動回路と組合わせて、画像表示を実現する。上記ディスプレイでは、ＴＦＴはスイッチング素子として、上記ディスプレイで表示を実現するために肝心なものであり、高性能のフラットパネルディスプレイの発展に直接に関連する。
既に産業化されたＴＦＴは、主に、非結晶シリコンＴＦＴ、多結晶シリコンＴＦＴ、単結晶シリコンＴＦＴ等を有するが、フラットパネルディスプレイにおけるアレイ基板を製造するとき、非結晶シリコンＴＦＴが最も多く用いられる。
現在、金属酸化物ＴＦＴが現れてきた。金属酸化物ＴＦＴはキャリヤーの移動度が高いメリットを有するため、ＴＦＴを非常に小さく製造することができる。これによって、フラットパネルディスプレイの解像度が向上され、表示効果が改善された。また、金属酸化物ＴＦＴは、特性の不均一現象が少なく、材料及び工程のコストが低減され、工程温度が低く、塗布工程を用いることができ、透明率が高く、バンドギャップが広い等のメリットを有する。
金属酸化物ＴＦＴを有するアレイ基板は、一般的に、６回のフォトエッチング工程によって製造される。フォトエッチング工程の回数を低減し、即ち、マスクを用いる回数を低減することができると、生産率が向上され、生産コストが低下される。
本発明実施例は、ＴＦＴアレイ基板の製造方法である。該方法は、パターニング工程によって、基板上に、金属酸化物半導体層、エッチングストップ層、ソース電極、データライン、ドレイン電極、画素電極、ゲート絶縁層、接触ビアホール、ゲート電極及びゲート走査線をそれぞれ形成するステップを備える。上記金属酸化物半導体層及びエッチングストップ層は、１回のパターニング工程によって形成され、上記ソース電極、ドレイン電極、画素電極及びデータラインは、１回のパターニング工程によって形成される。
本発明実施例に係る製造方法は、６回のパターニング工程を採用する従来技術に対して、４回のパターニング工程によってＴＦＴアレイ基板を製造し、２回のパターニング工程が低減され、製造工程が簡単化され、生産率が向上され、生産コストが低下された。
以下、本発明の実施例の技術案をさらに明確に説明するため、実施例の図面を簡単に説明する。明らかなように、以下の図面は本発明の実施例に関するものに過ぎず、本発明を限定するものではない。
本発明実施例に係るＴＦＴアレイ基板の製造方法によって製造されるＴＦＴアレイ基板の平面概略図である。 図２ａ〜図２ｅは本発明実施例に係るＴＦＴアレイ基板の製造方法において第１回のパターニング工程の間のＴＦＴアレイ基板の断面概略図であり、図２ｆは本発明実施例に係るＴＦＴアレイ基板の製造方法において第１回のパターニング工程後に形成されるＴＦＴアレイ基板の断面概略図である。 図３ａ〜図３ｅは本発明実施例に係るＴＦＴアレイ基板の製造方法において第２回のパターニング工程の間のＴＦＴアレイ基板の断面概略図であり、図３ｆは本発明実施例に係るＴＦＴアレイ基板の製造方法において第２回のパターニング工程後に形成されるＴＦＴアレイ基板の断面概略図である。 本発明実施例に係るＴＦＴアレイ基板の製造方法において第３回のパターニング工程後に形成されるＴＦＴアレイ基板の断面概略図である。 本発明実施例に係るＴＦＴアレイ基板の製造方法において第４回のパターニング工程後に形成されるＴＦＴアレイ基板の断面概略図である。
以下、本発明実施例の目的、技術案及びメリットをさらに明確にするため、図面を参照しながら、本発明実施例の技術案を明確かつ完全に説明する。下記の実施例は、当然ながら、本発明実施例の一部であり、全ての実施例ではない。本発明実施例に基づき、当業者が創造的労働をする必要がない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。
下記の説明では、パターニング工程は、フォトエッチング工程、及びプリント、インクジェット等のような他の、予定のパターンを形成するための工程を備える。フォトエッチング工程は、露光、現像、エッチング等の工程を備える。
以下、主に１つの画素ユニットを説明するが、他の画素ユニットも同じように形成することができる。
本発明実施例に係るＴＦＴアレイ基板の製造方法は、パターニング工程によって、基板上に、金属酸化物半導体層、エッチングストップ層、ソース電極、データライン、ドレイン電極、画素電極、ゲート絶縁層、ゲート絶縁層のビアホール、ゲート電極及びゲート走査線をそれぞれ形成するステップを備え、上記金属酸化物半導体層及びエッチングストップ層は１回のパターニング工程によって形成され、上記ソース電極、ドレイン電極、透明画素電極及びデータラインは１回のパターニング工程によって形成される。
上記製造方法は、具体的に、
グレートーン又はハーフトーンマスクによって、１回のパターニング工程で基板上に金属酸化物半導体層及びエッチングストップ層を形成するステップＳ１と、
グレートーン又はハーフトーンマスクによって、１回のパターニング工程でステップＳ１が完了した基板上にソース電極、ドレイン電極、データライン及び画素電極を形成するステップＳ２と、
ステップＳ２が完了した基板上にゲート絶縁層を形成し、そして、１回のパターニング工程によって接触ビアホールを形成するステップＳ３と、
ステップＳ３が完了した基板上に、１回のパターニング工程で、ゲート電極及びゲート走査線を形成するステップＳ４と、を備える。
実施例１
図１は、本実施例製造方法によって製造されるＴＦＴアレイ基板の平面図である。
該ＴＦＴアレイ基板は、複数本のゲート走査線１１及び複数本のデータライン１０を備え、これらのゲート走査線１１及びデータライン１０は、互いに交差することでマトリックスのように配列する画素ユニットを画成する。各画素ユニットは、スイッチング素子としてのＴＦＴ、及び液晶の配列を制御する画素電極５を備える。
各画素ユニットのＴＦＴは、活性層としての金属酸化物半導体層と、金属酸化物半導体層上に形成されるエッチングストップ層と、一端が金属酸化物半導体層上にあるソース電極と、ソース電極と対向する一端が金属酸化物半導体層上にあるドレイン電極と、ソース電極、ドレイン電極及びエッチングストップ層を被覆するように形成されるゲート絶縁層と、ゲート絶縁層上に形成され、且つ金属酸化物半導体層の上方にあるゲート電極と、を備える。薄膜トランジスタのゲート電極は、対応するゲート走査線に電気的に接続され、ソース電極は、対応するデータラインに電気的に接続され、ドレイン電極は、画素電極に電気的に接続される。
図２〜図５は、図１の線Ａ−Ｂに沿う断面図である。以下、図２〜図５を参照しながら、本実施例に係るＴＦＴアレイ基板の製造方法を詳しく説明する。
本実施例では、上記ＴＦＴアレイ基板の製造方法は、以下のステップを備える。
ステップＳ１、図２ｆに示すように、グレートーンまたはハーフトーンマスクによって、１回のパターニング工程で基板上に金属酸化物半導体層３及びエッチングストップ層４を形成する。
まず、基板１上に改質層２を堆積し、次に、改質層２上に、金属酸化物半導体膜３’及びエッチングストップフィルム４’を順に堆積し、グレートーンまたはハーフトーンマスクによって１回のパターニング工程を行い、エッチングストップ層４及び金属酸化物半導体層３を形成する。
例えば、ステップＳ１は、具体的に以下のステップを備える。
Ｓ１１、基板上に改質層２、金属酸化物半導体膜３’及びエッチングストップフィルム４’を順に堆積する。
Ｓ１２、ステップＳ１１が完了した基板上に１層のフォトレジスト１２を塗布する。
Ｓ１３、図２ａに示すように、グレートーンまたはハーフトーンマスクによって、上記フォトレジストを露光・現像する。ハーフトーンマスク又はグレートーンマスク上に、非透過領域、一部透過領域及び透過領域が設けられる。上記フォトレジスト１２がポジティブレジストである場合、フォトレジストが露光・現像された後に、上記グレートーン又はハーフトーンマスク上における非透過領域、一部透過領域及び透過領域は、フォトレジスト完全保留領域ＮＰ、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全除去領域ＷＰを対応的に形成する。また、上記フォトレジスト１２がネガティブレジストである場合、フォトレジストが露光・現像された後に、上記グレートーン又はハーフトーンマスク上における非透過領域、一部透過領域及び透過領域は、フォトレジスト完全除去領域ＷＰ、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全保留領域ＮＰを対応的に形成する。上記フォトレジスト完全保留領域ＮＰのフォトレジストは、全て保留され、上記フォトレジスト完全保留領域は、エッチングストップ層を形成する領域に対応する。上記フォトレジスト一部保留領域ＨＰのフォトレジストの厚みは、フォトレジスト完全保留領域ＮＰのフォトレジストの厚みより薄く、上記フォトレジスト一部保留領域は、金属酸化物半導体層を形成する領域に対応する。上記フォトレジスト完全除去領域ＷＰのフォトレジストは、全て除去され、上記エッチングストップフィルム上において、フォトレジストに被覆されない領域は、全てフォトレジスト完全除去領域ＷＰである。
以下はフォトレジスト一部保留領域ＨＰを形成する原理である。グレートーン又はハーフトーンマスク上においてスリットを有する一部透過領域によって該領域を露光し、上記フォトレジスト１２がポジティブレジストであるか、それともネガティブレジストであるかを問わず、上記スリットの回折効果及び干渉効果によって、露光時に該領域に到達する光の強度が、透過領域に到達する光の強度より弱くなり、そのため、上記一部透過領域のフォトレジストは、透過領域のフォトレジストよりも露光が不十分であり、フォトレジスト一部保留領域ＨＰのフォトレジストの厚みは、フォトレジスト完全保留領域ＮＰのフォトレジストの厚みより薄くなる。
Ｓ１４、金属酸化物半導体層３を形成するように、ステップＳ１３が完了した基板をエッチングする。
図２ｂに示すように、フォトレジスト完全除去領域ＷＰのエッチングストップフィルムをエッチングするように、図２ａにおける基板に対して、ドライエッチング工程によって、第１回のエッチングを行う。図２ｃに示すように、フォトレジスト完全除去領域ＷＰの金属酸化物半導体膜をエッチングするように、図２ｂにおける基板に対して、ウェットエッチング工程によって、第２回のエッチングを行い、金属酸化物半導体層３を形成する。
Ｓ１５、図２ｄに示すように、ステップＳ１４が完了した基板をアッシングし、上記フォトレジスト一部保留領域のフォトレジストをアッシングする。
Ｓ１６、エッチングストップ層のパターンを形成するように、ステップＳ１５が完了した基板をエッチングする。
図２ｅに示すように、フォトレジスト一部保留領域ＨＰのエッチングストップフィルムをエッチングするように、図２ｄにおける基板に対して、ドライエッチング工程によって、第３回のエッチングを行い、エッチングストップ層４を形成する。
Ｓ１７、図２ｆに示すように、残りのフォトレジストを剥離し、金属酸化物半導体層３及びエッチングストップ層４を露出する。
上記ステップでは、基板１上への改質層２の堆積は、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、プラズマ化学気相成長）法によって連続に堆積することで行い、上記改質層２の厚みの範囲は、５００〜２０００Åである。改質層２の材料として、酸化ケイ素ＳｉＯｘ、窒化ケイ素ＳｉＮＸ、窒酸化ケイ素ＳｉＮｘＯｙであってもよいし、絶縁の金属酸化物、例えば、Ａｌ２Ｏ３等であってもよい。ＰＥＣＶＤ法を用いる場合、窒化ケイ素を形成する反応ガスとして、ＳｉＨ４、ＮＨ３、Ｎ２またはＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってもよく、酸化ケイ素を形成する反応ガスとして、ＳｉＨ４、Ｎ２Ｏであってもよく、窒酸化ケイ素を形成する反応ガスとして、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｎ２であってもよい。該改質層２によって、後続で製造される金属酸化物半導体層を基板１上によく堆積することができ、金属酸化物半導体層３をよりよく保護することができ、金属酸化物半導体層３の安定性が向上される。
また、スパッタリング法または熱蒸着法によって、基板１上に金属酸化物半導体膜３’を堆積し、上記金属酸化物半導体膜の堆積厚みは、１００〜４０００Åである。金属酸化物半導体膜は、非結晶ＩＧＺＯで製造されてもよいし、ＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ、Ｃｄ−Ｓｎ−Ｏ又は他の金属酸化物で製造されてもよい。
上記エッチングストップフィルム４’はＰＥＣＶＤ法によって堆積され、上記エッチングストップフィルムの堆積厚みは５００〜４０００Åである。エッチングストップフィルムの材料として、酸化ケイ素ＳｉＯｘ、窒化ケイ素ＳｉＮｘ、窒酸化ケイ素ＳｉＮｘＯｙであってもよいし、絶縁の金属酸化物、例えば、Ａｌ２Ｏ３等であってもよい。ＰＥＣＶＤ法を用いる場合、窒化ケイ素を形成する反応ガスとして、ＳｉＨ４、ＮＨ３、Ｎ２またはＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってもよく、酸化ケイ素を形成する反応ガスとして、ＳｉＨ４、Ｎ２Ｏであってもよく、窒酸化ケイ素を形成する反応ガスとして、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｎ２であってもよい。
ステップＳ２、図３ｆに示すように、グレートーン又はハーフトーンマスクによって、１回のパターニング工程でステップＳ１が完了した基板上に、ドレイン電極６、ソース電極７、データライン（図３に図示せず）及び透明画素電極５を形成する。
ステップＳ２は、具体的に、以下のステップを備える。
Ｓ２１、基板上に透明導電膜５’及びソース／ドレイン金属膜６’を順に堆積する。
Ｓ２２、ステップＳ２１が完了した基板上に、１層のフォトレジスト１２を塗布する。
Ｓ２３、図３ａに示すように、グレートーン又はハーフトーンマスクによって、上記フォトレジストを露光・現像する。上記ハーフトーンマスク又はグレートーンマスク上に、非透過領域、一部透過領域及び透過領域が設けられる。上記フォトレジスト１２がポジティブレジストである場合、フォトレジストを露光・現像したあと、上記グレートーン又はハーフトーンマスク上における非透過領域、一部透過領域及び透過領域は、フォトレジスト完全保留領域ＮＰ、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全除去領域ＷＰをそれぞれ対応的に形成する。上記フォトレジスト１２がネガティブレジストである場合、フォトレジストを露光・現像した後、上記グレートーン又はハーフトーンマスク上における非透過領域、一部透過領域及び透過領域は、フォトレジスト完全除去領域ＷＰ、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全保留領域ＮＰをそれぞれ対応的に形成する。上記フォトレジスト完全保留領域ＮＰは、データライン、ソース電極及びドレイン電極を形成する領域に対応し、上記フォトレジスト一部保留領域ＨＰは、透明画素電極を形成する領域に対応し、上記ソース／ドレイン金属膜６’上においてフォトレジストに被覆されない領域は、全てフォトレジスト完全除去領域ＷＰである。
Ｓ２４、ソース電極７及びデータラインを形成するように、ステップＳ２３が完了した基板をエッチングする。
図３ｂに示すように、図３ａにおける基板に対して第１回のエッチングを行い、フォトレジスト完全除去領域ＷＰのソース／ドレイン金属膜６’をエッチングする。図３ｃに示すように、図３ｂにおける基板に対して第２回のエッチングを行い、フォトレジスト完全除去領域ＷＰの透明導電膜５’をエッチングし、ソース電極７及びデータライン（図示せず）を形成する。
Ｓ２５、図３ｄに示すように、ステップＳ２４が完了した基板をアッシングし、上記フォトレジスト一部保留領域ＨＰのフォトレジストをアッシングする。
Ｓ２６、ドレイン電極６及び透明画素電極５を形成するように、ステップＳ２５が完了した基板をエッチングする。
図３ｅに示すように、図３ｄにおける基板に対して第３回のエッチングを行い、フォトレジスト一部保留領域ＨＰのソース／ドレイン金属膜６’をエッチングし、ドレイン電極６及び透明画素電極５を形成する。
Ｓ２７、残りのフォトレジストを剥離し、ドレイン電極６、ソース電極７、透明画素電極５及びデータラインを露出させる。
ステップＳ１において、基板上に１層の改質層２を堆積したため、上記ステップで透明導電膜を堆積するとき、改質層２はドレイン電極６と、ソース電極７との間に形成されるＴＦＴチャンネルをよく保護することができ、ＴＦＴチャンネルが基板１と直接に接触して不良な境界面を形成することを避けるようにする。同時に、ステップＳ１において第１回のフォトエッチング工程で形成される金属酸化物半導体層がより精細になることができ、不良が避けられた。
本実施例では、金属酸化物半導体層は、ＩＧＺＯのような禁止帯の幅が広い金属酸化物半導体で形成されるため、可視光によって該金属酸化物半導体層を照射するとき、光電流が生じない。よって、本実施例では、遮光層を用いずに、基板上に改質層を直接に形成すればよい。
上記ステップでは、ステップＳ１が完了した基板上に、スパッタリング法または熱蒸着法によって透明導電膜を堆積し、上記透明導電膜の堆積厚みが３００〜１５００Åである。上記ソース／ドレイン金属膜の堆積厚みは２０００〜３０００Åである。透明導電膜は、ＩＴＯによって形成されてもよいし、他の金属及び金属酸化物で形成されてもよい。ソース／ドレイン金属膜は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕの中のいずれか１つからなる単一層膜で形成され、あるいは、上記金属のいずれか１つの合金で形成され、あるいは、上記金属のいずれの組み合わせからなる多層膜で形成される。
ステップＳ３、図４に示すように、ステップＳ２が完了した基板上にゲート絶縁層８を形成し、そして、１回のパターニング工程によって接触ビアホール（図示さない）を形成する。
該ステップでは、ステップＳ２が完了した基板上にゲート絶縁層８を堆積し、１回のフォトエッチング工程によって接触ビアホールを形成する。
該ステップでは、上記ゲート絶縁層８は、ＰＥＣＶＤ法によって連続に堆積することで形成され、ゲート絶縁層８の堆積厚みは１０００〜４０００Åである。ゲート絶縁層８の材料として、酸化ケイ素ＳｉＯｘ、窒化ケイ素ＳｉＮｘ、窒酸化ケイ素ＳｉＮｘＯｙであってもよいし、絶縁の金属酸化物、例えば、Ａｌ２Ｏ３等であってもよい。ＰＥＣＶＤ法を用いる場合、窒化ケイ素を形成する反応ガスとして、ＳｉＨ４、ＮＨ３、Ｎ２またはＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってもよく、酸化ケイ素を形成する反応ガスは、ＳｉＨ４、Ｎ２Ｏであってもよく、窒酸化ケイ素を形成する反応ガスは、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｎ２であってもよい。
ステップＳ４、ステップＳ３が完了した基板上に、１回のパターニング工程によってゲート電極及びゲート走査線を形成する。
該ステップでは、ステップＳ３が完了した基板上にゲート金属膜を堆積し、１回のフォトエッチング工程によってゲート電極９及びゲート走査線１１を形成する。
該ステップでは、図５に示すように、上記ゲート金属膜は、スパッタリング法または熱蒸着堆積法で形成され、上記ゲート金属膜の堆積厚みは４０００〜１５０００Åである。ゲート金属膜は、Ｃｒ、Ｗ、Ｃｕ、Ｔｉ、Ｔａ、Ｍｏの中のいずれか１つからなる単一層膜で形成され、或いは、上記金属のいずれか１つの合金で形成され、或いは、上記金属のいずれかの組み合わせからなる多層膜で形成される。そして、１回のフォトエッチング工程によってゲート電極９及びゲート走査線１１を形成する。
実施例２
本実施例は、エッチングストップ層４が積層構造を採用することができる点で、実施例１と異なる。
本実施例では、エッチングストップ層４は双層構造を採用する。エッチングストップ層４では、金属酸化物半導体層３と接触する層は、ＳｉＯ２によって製造され、且つ低速で堆積され、金属酸化物半導体層３から離れる層は、ＳｉＮｘによって製造され、且つ高速で堆積される。
上記説明では、ＴＦＴはトップゲート型ＴＦＴである。然し、本発明実施例は、ボトムゲート型金属酸化物ＴＦＴを有するアレイ基板の製造にも適用できる。ＴＦＴがボトムゲート型ＴＦＴである場合、エッチングストップ層４の他に、ゲート絶縁層８も積層構造を有する。例えば、ゲート絶縁層８は双層構造を有する。ゲート絶縁層８では、金属酸化物半導体層３と接触する層はＳｉＯ２で製造され、該ゲート絶縁層は低速で堆積され、金属酸化物半導体層３から離れる層はＳｉＮｘで形成され、該ゲート絶縁層は高速に堆積される。
本実施例によれば、金属酸化物半導体層３と接触するエッチングストップ層及びゲート絶縁層は、ともに低速で堆積され、堆積層が緻密になるため、金属酸化物半導体層３との間によい境界面を形成することができ、ＴＦＴの安定性を向上することに有利であり、金属酸化物半導体層３から離れるエッチングストップ層及びゲート絶縁層は、ともに高速に堆積され、堆積速度が速いため、生産率を効果的に向上できる。
本発明実施例は、４回のフォトエッチング工程で金属酸化物ＴＦＴのアレイ基板を製造する方法であって、６回のフォトエッチング工程を採用する従来技術に対して、２回のフォトエッチング工程が低減され、製造工程が簡単化され、生産率が向上され、生産コストが低下された。本発明実施例は、特に、大きいサイズで、解像度が高いＴＦＴ−ＬＣＤフラットパネルディスプレイ及びアクティブマトリクス駆動型ＯＬＥＤフラットパネルディスプレイに適用する。
以上は本発明の例示的な実施例のみであり、本発明の保護範囲を制約するものではない。本発明の保護範囲は特許請求の範囲により確定される。
１ 基板
２ 改質層
３ 金属酸化物半導体層
３’ 金属酸化物半導体膜
４ エッチングストップ層
４’ エッチングストップフィルム
５ 透明画素電極
５’ 透明導電膜
６ ドレイン電極
６’ ソース／ドレイン金属膜
７ ソース電極
８ ゲート絶縁層
９ ゲート電極
１０ データライン
１１ ゲート走査線
１２ フォトレジスト

Claims (10)

  1. ＴＦＴアレイ基板の製造方法であって、
    パターニング工程によって、基板上に、金属酸化物半導体層、エッチングストップ層、ソース電極、データライン、ドレイン電極、画素電極、ゲート絶縁層、接触ビアホール、ゲート電極及びゲート走査線をそれぞれ形成するステップを備え、
    前記金属酸化物半導体層及びエッチングストップ層は、１回のパターニング工程によって形成され、
    前記ソース電極、ドレイン電極、画素電極及びデータラインは、１回のパターニング工程によって形成され、
    前記エッチングストップ層は双層構造を有し、
    該双層構造では、金属酸化物半導体層と接触する層は、ＳｉＯ ２ で形成され、且つ低速で堆積され、金属酸化物半導体層から離れる層は、ＳｉＮ ｘ によって形成され、且つ高速で堆積され、
    前記金属酸化物半導体層と接触する層は、前記金属酸化物半導体層から離れる層よりも緻密であることを特徴とするＴＦＴアレイ基板の製造方法。
  2. グレートーン又はハーフトーンマスクによって、１回のパターニング工程で基板上に金属酸化物半導体層及びエッチングストップ層を形成するステップＳ１と、
    グレートーン又はハーフトーンマスクによって、１回のパターニング工程でステップＳ１が完了した基板上にソース電極、ドレイン電極、データライン及び画素電極を形成するステップＳ２と、
    ステップＳ２が完了した基板上にゲート絶縁層を形成し、そして、１回のパターニング工程によって接触ビアホールを形成するステップＳ３と、
    ステップＳ３が完了した基板上に、１回のパターニング工程によって、ゲート電極及びゲート走査線を形成するステップＳ４と、を備えることを特徴とする請求項１に記載のＴＦＴアレイ基板の製造方法。
  3. ステップＳ１は、
    基板上に、金属酸化物半導体膜及びエッチングストップフィルムを順に堆積するＳ１１と、ステップＳ１１が完了した基板上に１層のフォトレジストを塗布するＳ１２と、
    グレートーン又はハーフトーンマスクによって前記フォトレジストを露光・現像して、フォトレジスト完全保留領域、フォトレジスト一部保留領域及びフォトレジスト完全除去領域を形成し、前記フォトレジスト完全保留領域は、エッチングストップ層を形成する領域に対応し、前記フォトレジスト一部保留領域は、金属酸化物半導体層を形成する領域に対応し、前記エッチングストップフィルムにおいてフォトレジストに被覆されない領域はフォトレジスト完全除去領域であるＳ１３と、
    金属酸化物半導体層を形成するように、ステップＳ１３が完了した基板をエッチングするＳ１４と、
    ステップＳ１４が完了した基板をアッシングし、前記フォトレジスト一部保留領域のフォトレジストをアッシングするＳ１５と、
    エッチングストップ層を形成するように、ステップＳ１５が完了した基板をエッチングするＳ１６と、
    残りのフォトレジストを剥離するＳ１７と、を備えることを特徴とする請求項２に記載のＴＦＴアレイ基板の製造方法。
  4. ステップＳ１１では、まず、基板上に改質層を堆積し、そして、前記改質層上に、金属酸化物半導体膜及びエッチングストップフィルムを順に堆積し、ＰＥＣＶＤ法によって改質層を堆積し、前記改質層は酸化物又は窒化物または酸窒化物によって形成され、改質層の厚みの範囲は５００〜２０００Åであることを特徴とする請求項３に記載のＴＦＴアレイ基板の製造方法。
  5. ステップＳ１１では、スパッタリング法又は熱蒸着法によって金属酸化物半導体膜を堆積し、前記金属酸化物半導体膜は、非結晶ＩＧＺＯ、ＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ又はＣｄ−Ｓｎ−Ｏによって形成され、前記金属酸化物半導体膜の厚みの範囲は１００〜２０００Åであり、ＰＥＣＶＤ方法によって金属酸化物半導体膜上にエッチングストップフィルムを堆積し、前記エッチングストップフィルムは、シリコン酸化物又は窒化物または酸窒化物によって形成され、前記エッチングストップフィルムの厚みの範囲は５００〜４０００Åであることを特徴とする請求項３に記載のＴＦＴアレイ基板の製造方法。
  6. ステップＳ２は、
    基板上に、透明導電膜及びソース／ドレイン金属膜を順に堆積するＳ２１と、
    ステップＳ２１が完了した基板上に１層のフォトレジストを塗布するＳ２２と、
    グレートーン又はハーフトーンマスクによって前記フォトレジストを露光・現像して、フォトレジスト完全保留領域、フォトレジスト一部保留領域及びフォトレジスト完全除去領域を形成し、前記フォトレジスト完全保留領域は、データライン、ソース電極及びドレイン電極を形成する領域に対応し、前記フォトレジスト一部保留領域は、透明画素電極を形成する領域に対応し、前記ソース／ドレイン金属膜においてフォトレジストに被覆されない領域は、全てフォトレジスト完全除去領域であるＳ２３と、
    ソース電極及びデータラインを形成するように、ステップＳ２３が完了した基板をエッチングするＳ２４と、
    ステップＳ２４が完了した基板をアッシングし、前記フォトレジスト一部保留領域のフォトレジストをアッシングするＳ２５と、
    ドレイン電極及び透明画素電極を形成するように、ステップＳ２５が完了した基板をエッチングするＳ２６と、
    残りのフォトレジストを剥離するＳ２７と、を備えることを特徴とする請求項２に記載のＴＦＴアレイ基板の製造方法。
  7. ステップＳ２１では、スパッタリング法または熱蒸着法によって透明導電膜を堆積し、前記透明導電膜は、ＩＴＯ又は他の金属酸化物で形成され、前記透明導電膜の堆積厚みが３００〜１５００Åであり、ソース／ドレイン金属膜は、スパッタリング法または熱蒸着法によって形成され、前記ソース／ドレイン金属膜は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ又はＣｕで形成され、あるいは、前記金属の一部の合金で形成され、前記ソース／ドレイン金属膜の厚みの範囲は２０００〜３０００Åであることを特徴とする請求項６に記載のＴＦＴアレイ基板の製造方法。
  8. ステップＳ３では、前記ステップＳ２が完了した基板上に、堆積によってゲート絶縁層を形成し、ゲート絶縁層はＰＥＣＶＤ方法によって堆積され、前記ゲート絶縁層は、酸化物又は窒化物又は酸窒化合物によって形成され、前記ゲート絶縁層の厚みの範囲は１０００〜４０００Åであることを特徴とする請求項２に記載のＴＦＴアレイ基板の製造方法。
  9. ステップＳ４では、ゲート絶縁層上にゲート金属膜を堆積し、そして、１回のフォトエッチング工程によってゲート電極及びゲート走査線を形成し、ゲート絶縁層上に、スパッタリング法又は熱蒸着法によってゲート金属膜を堆積し、前記ゲート金属膜は、Ｃｒ、Ｗ、Ｃｕ、Ｔｉ、Ｔａ又はＭｏによって形成され、又は前記金属の中の一部の合金によって形成され、前記ゲート金属膜の厚みの範囲は４０００〜１５０００Åであることを特徴とする請求項２に記載のＴＦＴアレイ基板の製造方法。
  10. 前記ＴＦＴは、活性層としての前記金属酸化物半導体層と、前記金属酸化物半導体層上に形成される前記エッチングストップ層と、一端が前記金属酸化物半導体層上にある前記ソース電極と、前記ソース電極と対向する一端も前記金属酸化物半導体層上にある前記ドレイン電極と、前記ソース電極、前記ドレイン電極及び前記エッチングストップ層を被覆するように形成される前記ゲート絶縁層と、前記ゲート絶縁層上に形成され、且つ前記金属酸化物半導体層の上方にある前記ゲート電極と、を備えるように形成されることを特徴とする請求項１に記載のＴＦＴアレイ基板の製造方法。
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