KR101620674B1 - Ｔｆｔ 어레이 기판의 제조 방법 - Google Patents

Ｔｆｔ 어레이 기판의 제조 방법 Download PDF

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Abstract

TFT 어레이 기판의 제조 방법이 제공된다. 이 방법은 기판(1) 상에 패터닝 처리에 의해 금속 산화물 반도체 층(3), 에칭 장벽층(4), 소스 전극(7), 데이터선, 드레인 전극(6), 픽셀 전극(5), 게이트 절연층(8), 컨택트 홀, 게이트 전극(9) 및 게이트 주사선을 각각 형성하는 단계를 포함하며, 금속 산화물 반도체 층(3) 및 에칭 장벽층(4)은 동일한 패터닝 처리에 의해 형성되며, 소스 전극(7), 드레인 전극(6), 픽셀 전극(5) 및 데이터선은 또 다른 동일한 패터닝 처리에 의해 형성된다.

Description

ＴＦＴ 어레이 기판의 제조 방법{MANUFACTURING METHOD OF TFT ARRAY SUBSTRATE}
본 발명의 실시예들은 TFT 어레이 기판의 제조 방법에 관한 것이다.
현재, 플랫 패널 디스플레이가 부피가 큰 CRT 디스플레이를 점차로 대체하고 있다. 일반적인 플랫 패널 디스플레이는 액정 디스플레이(LCD) 및 유기 발광 다이오드 디스플레이를 포함한다.
LCD에서는, 각 픽셀이 TFT 어레이 기판 상의 대응하는 박막 트랜지스터(TFT)에 의해 구동되어 주변 구동 회로와 협동하여 화상(image)을 표시한다. 능동 매트릭스 유기 발광 디스플레이(AMOLED)에서는, 각 픽셀이 TFT 어레이 기판 상의 대응하는 박막 트랜지스터(TFT)에 의해 구동되어 주변 구동 회로와 협동하여 화상을 표시한다. 앞서 언급한 디스플레이들에 있어서, TFT는 스위칭 소자로서 기능하며, 앞서 언급한 디스플레이들에서 화상 표시를 달성하기 위한 핵심 소자이다. TFT의 특성들(characteristics)이 고성능 플랫 패널 디스플레이의 개발을 직접적으로 결정한다.
산업화된 TFT는 비정질 실리콘 TFT, 폴리실리콘 TFT, 단결정 실리콘 TFT 등을 포함한다. 이들 TFT 중에서, 비정질 실리콘 TFT가 플랫 패널 디스플레이의 어레이 기판을 제조하는 데 가장 널리 사용된다.
최근, 금속 산화물 TFT가 점점 더 주목을 끌고 있다. 금속 산화물 TFT는 캐리어 이동도가 높다는 이점을 가지므로, 매우 작게 만들 수 있으며, 이 경우, 플랫 패널 디스플레이의 해상도를 향상시킬 수 있어, 표시 효과(display effect)를 개선할 수 있다. 더욱이, 금속 산화물 TFT는 특성 불균일성의 발생 감소, 염가의 재료 및 처리(process), 저온 처리, 코팅 처리에 적합, 고 투명성, 큰 대역 갭 등과 같은 이점도 갖는다.
금속 산화물 TFT를 포함하는 어레이 기판은 일반적으로 6회의 포토리소그래피 처리를 이용하여 제조된다. 포토리소그래피 처리 횟수를 줄일 수 있으면, 즉, 제조 처리 과정에 사용되는 마스크의 개수를 줄일 수 있으면, 생산 효율을 향상시킬 수 있으며, 생산 비용을 줄일 수 있다.
본 발명의 실시예들은 TFT 어레이 기판의 제조 방법을 제공한다. 본 발명의 방법은 다음의 단계들: 기판 상에 금속 산화물 반도체 층, 에칭 장벽층, 소스 전극, 데이터선, 드레인 전극, 픽셀 전극, 게이트 절연층, 컨택트 홀, 게이트 전극 및 게이트 주사선을 패터닝 처리에 의해 각각 형성하는 단계를 포함하며, 여기서, 금속 산화물 반도체 층 및 에칭 장벽층은 동일한 패터닝 처리에 의해 형성되며, 소스 전극, 드레인 전극, 픽셀 전극 및 데이터선은 또 다른 동일한 패터닝 처리에 의해 형성된다.
본 발명의 실시예들에 따른 제조 방법에서는, TFT 어레이 기판을 제조하는 데 4회의 패터닝 처리를 이용한다. 6회의 패터닝 처리를 이용하는 종래 방법에 비해, 패터닝 처리 횟수가 2회 줄어 들음으로써, 제조 처리를 단순화할 수 있고, 생산 효율을 향상시킬 수 있으며, 생산 비용을 줄일 수 있다.
본 발명의 실시예들의 기술적 해결 방안을 명료하게 예시하기 위해, 이하에서는 실시예들의 도면에 대해 간략히 기술하고자 하며; 기술된 도면은 단지 본 발명의 일부 실시예들에 관련된 것이므로, 본 발명을 제한하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법으로 제조된 TFT 어레이 기판을 도시하는 개략 평면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제1 패터닝 처리 중의 TFT 어레이 기판을 도시하는 개략 횡단면도.
도 2f는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제1 패터닝 처리 후의 TFT 어레이 기판을 도시하는 개략 횡단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제2 패터닝 처리 중의 TFT 어레이 기판을 도시하는 개략 횡단면도.
도 3f는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제2 패터닝 처리 후의 TFT 어레이 기판을 도시하는 개략 횡단면도.
도 4는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제3 패터닝 처리 후의 TFT 어레이 기판을 도시하는 개략 횡단면도.
도 5는 본 발명의 일 실시예에 따른 TFT 어레이 기판의 제조 방법에서 제4 패터닝 처리 후의 TFT 어레이 기판을 도시하는 개략 횡단면도.
본 발명의 실시예들의 목적, 기술적 해결 방안 및 이점들을 명료하게 하기 위해, 본 발명의 실시예들에 관한 도면과 관련하여 실시예의 기술적 해결 방안을 명료하고 완전히 이해할 수 있도록 기술하고자 한다. 기술된 실시예들은 본 발명의 실시예들의 단지 일부이지 전부는 아니다. 본원에 기술된 실시예들에 기초하여, 통상의 기술자들은 본 발명의 범주 내에서는 어떠한 창의적인 노력 없이도 다른 실시예들을 구현할 수 있다.
이하의 기술에서, 패터닝 처리는 프린팅 처리, 잉크 젯 처리 등의 사전 정해진 패턴을 형성하는데 이용되는 포토리소그래피 처리 및 기타 처리를 포함한다. 포토리소그래피 처리는 노광, 현상, 에칭 등의 단계를 포함한다.
이하의 기술은 단일 픽셀 유닛에 기반하여 이루어졌지만, 마찬가지로 다른 픽셀 유닛을 형성할 수 있다.
본 발명의 실시예들은 TFT 어레이 기판의 제조 방법을 제공한다. TFT 어레이 기판의 제조 방법은 다음의 단계들: 기판 상에 금속 산화물 반도체 층, 에칭 장벽층, 소스 전극, 데이터선, 드레인 전극, 픽셀 전극, 게이트 절연층, 컨택트 홀, 게이트 전극 및 게이트 주사선을 패터닝 처리에 의해 각각 형성하는 단계를 포함하며, 여기서, 금속 산화물 반도체 층 및 에칭 장벽층은 동일한 패터닝 처리에 의해 형성되며, 소스 전극, 드레인 전극, 투명 픽셀 전극 및 데이터선은 또 다른 동일한 패터닝 처리에 의해 형성된다.
상기 제조 방법은 다음의 단계를 포함할 수 있다:
단계 S1): 기판 상에 금속 산화물 반도체 층 및 에칭 장벽층을 그레이-톤 또는 하프-톤 마스크를 이용한 동일한 패터닝 처리에 의해 형성하는 단계;
단계 S2): 단계 S1) 후에, 기판 상에 소스 전극, 드레인 전극, 데이터선 및 픽셀 전극을 그레이-톤 또는 하프-톤 마스크를 이용한 또 다른 동일한 패터닝 처리에 의해 형성하는 단계;
단계 S3): 단계 S2) 후에 기판 상에 게이트 절연층을 형성하고 패터닝 처리에 의해 컨택트 홀을 형성하는 단계;
단계 S4): 단계 S3) 후에 기판 상에 게이트 전극 및 게이트 주사선을 패터닝 처리에 의해 형성하는 단계.
도 1에 도시된 것은, 본 실시예에 따른 제조 방법으로 제조된 TFT 어레이 기판의 평면도이다.
TFT 어레이 기판은 복수의 게이트 주사선(11) 및 복수의 데이터선(10)을 포함하며, 게이트 주사선(11)과 데이터선(10)은 서로 교차하여 매트릭스 형태로 배열되는 복수의 픽셀 유닛을 형성한다. 각 픽셀 유닛은 스위칭 소자로서 기능하는 TFT 및 액정 분자의 배향을 제어하는 데 이용되는 픽셀 전극(5)을 포함한다.
각 픽셀 유닛의 TFT는 능동층으로서 기능하는 금속 산화물 반도체 층; 금속 산화물 반도체 층 상에 형성되는 에칭 장벽층; 일단이 금속 산화물 반도체 층 상에 제공되는 소스 전극; 일단이 소스 전극에 대향하며 금속 산화물 반도체 층 상에 제공되는 드레인 전극; 소스 전극, 드레인 전극 및 에칭 장벽층을 커버하도록 형성되는 게이트 절연층; 및 게이트 절연층 상에 형성되며 금속 산화물 반도체 층 위에 위치되는 게이트 전극을 포함한다. TFT에서, 게이트 전극은 대응하는 게이트주사선에 전기적으로 접속되고, 소스 전극은 대응하는 데이터선에 전기적으로 접속되고, 드레인 전극은 픽셀 전극에 전기적으로 접속된다.
도 2a 내지 도 5는 도 1의 A-B 선을 따라 절취한 단면도이다. 이후, 본 실시예에 따른 TFT 어레이 기판의 제조 방법은 도 2a 내지 도 5와 관련하여 기술하기로 한다.
본 실시예에서, TFT 어레이 기판의 제조 방법은 다음의 단계들을 포함한다.
단계 S1): 도 2f에 도시된 바와 같이, 기판 상에 그레이-톤 또는 하프-톤 마스크를 이용한 패터닝 처리로 금속 산화물 반도체 층(3) 및 에칭 장벽층(4)을 형성한다.
먼저, 기판(1) 상에 변이층(2)을 피착시킨 후, 변이층(2) 상에 금속 산화물 반도체 막(3') 및 에칭 장벽막(4')을 기술된 순서로 피착시킨다. 에칭 장벽층(4) 및 금속 산화물 반도체 층(3)은 그레이-톤 또는 하프-톤 마스크를 이용한 패터닝 처리로 형성된다.
예를 들어, 단계 S1)은 다음의 단계들을 포함한다.
S11) 기판(1) 상에 변이층(2), 금속 산화물 반도체 막(3') 및 에칭 장벽막(4')을 기술된 순서로 피착시킨다.
S12) 단계 S11) 후에, 기판(1) 상에 한 층의 포토레지스트(12)를 코팅한다.
S13) 그레이-톤 또는 하프-톤 마스크를 이용하여 포토레지스트에 대해 노광 및 현상 처리를 행한다. 하프-톤 또는 그레이-톤 마스크에는 비투과성 영역, 부분-투과성 영역 및 투과성 영역이 제공되어 있다. 포토레지스트(12)가 포지티브 포토레지스트이면, 그레이-톤 또는 하프-톤 마스크의 비-투과성 영역, 부분-투과성 영역 및 투과성 영역 각각은, 포토레지스트의 노광 및 현상 처리 후에 포토레지스트 완전 보존 영역 NP, 포토레지스트 부분 보존 영역 HP 및 포토레지스트 완전 제거 영역 WP에 대응한다. 포토레지스트(12)가 네거티브 포토레지스트이면, 그레이-톤 또는 하프-톤 마스크의 비투과성 영역, 부분-투과성 영역 및 투과성 영역 각각은, 포토레지스트의 노광 및 현상 처리 후에 포토레지스트 완전 제거 영역 WP, 포토레지스트 부분 보존 영역 HP 및 포토레지스트 완전 보존 영역 NP에 대응한다. 포토레지스트 완전 보존 영역 NP의 포토레지스트는 완전하게 보존되어 있으며, 포토레지스트 완전 보존 영역 NP는 에칭 장벽층을 형성하는 영역에 대응한다. 포토레지스트 부분 보존 영역 HP의 포토레지스트의 두께는 포토레지스트 완전 보존 영역 NP의 포토레지스트의 두께보다 얇고, 포토레지스트 부분 보존 영역은 금속 산화물 반도체 층을 형성하는 영역에 대응한다. 도 2a에 도시된 바와 같이, 포토레지스트 완전 제거 영역 WP의 포토레지스트는 완전하게 제거되었으며, 포토레지스트로 커버되지 않은 영역들은 전부 포토레지스트 완전 제거 영역 WP이다.
포토레지스트 부분 보존 영역 HP를 형성하는 원리는 다음과 같다. 이 영역은 그레이-톤 또는 하프-톤 마스크 내의 슬릿을 갖는 부분-투과성 영역을 이용하여 노광된다. 포토레지스트(12)가 포지티브 포토레지스트 또는 네거티브 포토레지스트인지에 따라, 슬릿의 회절 효과 및 간섭 효과에 의해, 노광 처리의 수행 시에 이 영역에 도달하는 광의 세기가 투과성 영역의 광의 세기보다 약하게 된다. 그러므로, 부분-투과성 영역의 포토레지스트가 투과성 영역의 포토레지스트보다 덜 노광되어, 포토레지스트 부분 보존 영역 HP의 포토레지스트의 두께가 포토레지스트 완전 보존 영역 NP의 포토레지스트의 두께보다 얇다.
S14) 단계 S13) 이후에 에칭 처리를 행하여, 금속 산화물 반도체 층(3)을 형성한다.
도 2b에 도시된 바와 같이, 건식(dry) 에칭법을 이용한 제1 에칭 처리를 행하여, 포토레지스트 완전 제거 영역 WP의 에칭 장벽막을 에칭에 의해 제거한다. 도 2c에 도시된 바와 같이, 습식(wet) 에칭법을 이용한 제2 에칭 처리를 행하여, 포토레지스트 완전 제거 영역 WP의 금속 산화물 반도체 막을 에칭에 의해 제거한다. 이로써, 금속 산화물 반도체 층(3)이 형성된다.
S15) 도 2d에 도시된 바와 같이, 단계 S14) 이후에 애싱 처리를 행하여, 포토레지스트 부분 보존 영역 HP의 포토레지스트를 제거한다.
S16) 단계 S15) 이후에 에칭 처리를 행하여, 에칭 장벽층을 형성한다.
도 2e에 도시된 바와 같이, 건식 에칭법을 이용한 제3 에칭 처리를 행하여, 포토레지스트 부분 보존 영역 HP의 에칭 장벽막을 에칭에 의해 제거한다. 이로써, 에칭 장벽층(4)이 형성된다.
S17) 도 2f에 도시된 바와 같이, 나머지 포토레지스트를 박리시켜 금속 산화물 반도체 층(3) 및 에칭 장벽층(4)을 노광시킨다.
상술한 단계들에서, 기판(1) 상으로의 변이층(2)의 피착은 플라즈마 증강 화학 기상 증착(PECVD)법을 이용하여 연속하여 행해질 수 있으며, 변이층(2)의 두께는 500 내지 2000 Å 범위 내에 있을 수 있다. 변이층(2)은 실리콘 산화물 SiOx, 실리콘 질화물 SiNx, 실리콘 옥시나이트라이드 SiNxOy로 형성될 수 있거나, Al2O3 등의 절연 금속 산화물로 형성될 수 있다. PECVD법을 사용할 경우, 실리콘 질화물을 형성하는 데 사용되는 반응 가스는 SiH4, NH3 및 N2일 수 있거나 SiH2Cl2, NH3 및 N2일 수 있고, 실리콘 산화물을 형성하는 데 사용되는 반응 가스는 SiH4 및 N2O이고, 실리콘 옥시나이트라이드를 형성하는 데 사용되는 반응 가스는 SiH4, N2O, NH3 및 N2일 수 있다. 변이층(2)에 의해, 기판(1) 상에 후위(posterior) 금속 산화물 반도체 층이 더 잘 형성되게 되고, 이로써 금속 산화물 반도체 층(3)의 보호가 가능해져 금속 산화물 반도체 층(3)의 안정성을 개선시킬 수 있다.
기판(1) 상으로의 금속 산화물 반도체 막(3')의 피착은 스퍼터링법 또는 열 증발법을 이용하여 행해질 수 있다. 금속 산화물 반도체 막의 두께는 100 내지 4000 Å일 수 있다. 금속 산화물 반도체 막은 비정질 IGZO로 만들어질 수 있거나, HIZO, IZO, a-InZnO, a-InZnO, ZnO:F, In2O3:Sn, In2O3:Mo, Cd2SnO4, ZnO:Al, TiO2:Nb, Cd-Sn-O 또는 기타 금속 산화물로 만들어질 수 있다.
에칭 장벽막(4')의 피착은 PECVD법을 이용하여 행해질 수 있고, 에칭 장벽막의 두께는 500 내지 4000 Å일 수 있다. 에칭 장벽막은 실리콘 산화물 SiOx, 실리콘 질화물 SiNx, 실리콘 옥시나이트라이드 SiNxOy로 형성될 수 있거나, Al2O3 등의 절연 금속 산화물로 형성될 수 있다. PECVD법을 사용할 경우, 실리콘 질화물을 형성하는 데 사용되는 반응 가스는 SiH4, NH3 및 N2일 수 있거나 SiH2Cl2, NH3 및 N2일 수 있고, 실리콘 산화물을 형성하는 데 사용되는 반응 가스는 SiH4 및 N2O일 수 있고, 실리콘 옥시나이트라이드를 형성하는 데 사용되는 반응 가스는 SiH4, N2O, NH3 및 N2일 수 있다.
단계 S2): 도 3f에 도시된 바와 같이, 단계 S1) 이후에 그레이-톤 또는 하프-톤 마스크를 이용한 패터닝 처리에 의해 기판(1) 상에 드레인 전극(6), 소스 전극(7), 데이터선(도 3a 내지 도 3f에 도시되지 않음) 및 투명 픽셀 전극(5)을 형성한다.
단계 S2)는 다음의 단계들을 포함한다.
S21) 기판(1) 상에 투명 도전막(5') 및 소스/드레인 금속막(6')을 기술된 순서로 피착한다.
S22) 단계 S21) 후에, 기판(1) 상에 한 층의 포토레지스트(12)를 코팅한다.
S23) 포토레지스트(12)에 대해 그레이-톤 또는 하프-톤 마스크를 이용하여 노광 및 현상 처리를 행한다. 그레이-톤 또는 하프-톤 마스크에는 비-투과성 영역, 부분-투과성 영역 및 투과성 영역이 제공되어 있다. 포토레지스트(12)가 포지티브 포토레지스트이면, 그레이-톤 또는 하프-톤 마스크의 비-투과성 영역, 부분-투과성 영역 및 투과성 영역 각각은, 포토레지스트의 노광 및 현상 처리 후에 포토레지스트 완전 보존 영역 NP, 포토레지스트 부분 보존 영역 HP 및 포토레지스트 완전 제거 영역 WP에 대응한다. 포토레지스트(12)가 네거티브 포토레지스트이면, 그레이-톤 또는 하프-톤 마스크의 비투과성 영역, 부분-투과성 영역 및 투과성 영역 각각은, 포토레지스트의 노광 및 현상 처리 후에 포토레지스트 완전 제거 영역 WP, 포토레지스트 부분 보존 영역 HP 및 포토레지스트 완전 보존 영역 NP에 대응한다. 도 3a에 도시된 봐와 같이, 포토레지스트 완전 보존 영역 NP는 데이터선, 소스 전극 및 드레인 전극을 형성하는 영역에 대응하며, 포토레지스트 부분 보존 영역 HP는 투명 픽셀 전극을 형성하는 영역에 대응하며, 포토레지스트로 커버되지 않은 영역들은 전부 포토레지스트 완전 제거 영역 WP이다.
S24) 단계 S23) 이후에 에칭 처리를 행하여, 소스 전극(7) 및 데이터선을 형성한다.
도 3b에 도시된 바와 같이, 제1 에칭 처리를 행하여 포토레지스트 완전 제거 영역 WP의 소스/드레인 금속막(6')을 에칭에 의해 제거한다. 도 3c에 도시된 바와 같이, 제2 에칭 처리를 행하여 포토레지스트 완전 제거 영역 WP의 투명 도전막(5')을 에칭에 의해 제거한다. 이로써, 소스 전극(7) 및 데이터선(도면에는 미도시됨)이 형성된다.
S25) 도 3d에 도시된 바와 같이, 단계 S24) 이후에 애싱 처리를 행하여, 포토레지스트 부분 보존 영역 HP의 포토레지스트를 제거한다.
S26) 단계 S25) 이후에 에칭 처리를 행하여, 드레인 전극(6) 및 투명 픽셀 전극(5)을 형성한다.
도 3e에 도시된 바와 같이, 제3 에칭 처리를 행하여 포토레지스트 부분 보존 영역 HP의 소스/드레인 금속막(6')을 에칭에 의해 제거한다. 이로써, 드레인 전극(6) 및 투명 픽셀 전극(5)이 형성된다.
S27) 나머지 포토레지스트를 박리시켜 드레인 전극(6), 소스 전극(7), 투명 픽셀 전극(5) 및 데이터선을 노광시킨다.
단계 S1)에서 기판 상에 변이층(2)이 피착되므로, 상기 언급한 단계들에서 투명 도전막을 피착할 시에 변이층(2)에 의해 드레인 전극(6)과 소스 전극(7) 간에 형성된 TFT 채널을 효과적으로 보호할 수 있으며, 그에 따라, 그렇지 않으면 TFT 채널과 기판(1) 간에서 불량 계면을 형성하게 될 직접 접촉을 피할 수 있다. 한편, 변이층(2)을 채용함으로써, 단계 S1)의 제1 패터닝 처리에서 형성된 금속 산화물 반도체 층은 더 안정화되어 결함들을 피할 수 있다.
이 실시예에서, 금속 산화물 반도체 층은 IGZO 등의 넓은 대역 갭을 갖는 금속 산화물 반도체로 형성되므로, 가시 광으로 금속 산화물 반도체 층을 쪼일 때 광전류(photocurrent)가 발생하지 않을 것이다. 그러므로, 이 실시예에서는 차광층을 사용하지 않고, 기판 상에 변이층을 직접 형성한다.
상기 언급된 단계들에서, 단계 S1) 후에 스퍼터링법 또는 열 증발법에 의해 투명 도전막을 피착할 수 있고, 투명 도전막의 두께는 300 내지 1500 Å일 수 있다. 소스/드레인 금속막의 두께는 2000 내지 3000 Å일 수 있다. 투명 도전막은 ITO로 만들어질 수 있거나, 다른 금속 및 금속 산화물로 만들어질 수 있다. 소스/드레인 금속막은 Cr, W, Ti, Ta, Mo, Al 및 Cu 중 어느 하나로 형성된 단일 층으로 만들어질 수 있거나, 상기 언급된 금속들 중 어느 하나의 합금으로 만들어질 수 있거나, 상기 언급된 금속들 중 임의 조합으로 형성된 다층으로 만들어질 수 있다.
단계 S3): 도 4에서 도시된 바와 같이, 단계 S2) 후에 기판(1) 상에 게이트 절연층(8)을 형성하고, 패터닝 처리에 의해 컨택트 홀(도시 안 됨)을 형성한다.
이 단계에서는, 단계 S2) 후에 기판(1) 상에 게이트 절연층(8)이 피착되고, 컨택트 홀은 포토리소그래피 처리에 의해 형성된다.
이 단계에서, 게이트 절연층(8)의 피착은 PECVD법으로 연속적으로 행해질 수 있고, 게이트 절연층(8)의 두께는 1000 내지 4000 Å일 수 있다. 게이트 절연층(8)은 실리콘 산화물 SiOx, 실리콘 질화물 SiNx, 실리콘 옥시나이트라이드 SiNxOy로 형성될 수 있거나, Al2O3 등의 절연 금속 산화물로 형성될 수 있다. PECVD법을 사용할 경우, 실리콘 질화물을 형성하는 데 사용되는 반응 가스는 SiH4, NH3 및 N2일 수 있거나, SiH2Cl2, NH3 및 N2일 수 있으며, 실리콘 산화물을 형성하는 데 사용되는 반응 가스는 SiH4 및 N2O일 수 있으며, 실리콘 옥시나이트라이드를 형성하는 데 사용되는 반응 가스는 SiH4, N2O, NH3 및 N2일 수 있다.
단계 S4): 단계 S3) 후에 기판(1) 상에 게이트 전극 및 게이트 주사선을 패터닝 처리에 의해 형성한다.
이 단계에서, 단계 S3) 후에 기판(1) 상에 게이트 금속막을 피착시키고, 게이트 전극(9) 및 게이트 주사선(11)이 포토리소그래피 처리에 의해 형성된다.
이 단계에서, 게이트 금속막은 스퍼터링법 또는 열 증발법으로 피착될 수 있고, 게이트 금속막의 두께는 4000 내지 15000 Å일 수 있다. 게이트 금속막은 Cr, W, Cu, Ti, Ta 및 Mo 중 어느 하나로 형성된 단일 층으로 만들어질 수 있거나, 상기 언급된 금속들 중 어느 하나의 합금으로 만들어질 수 있거나, 상기 언급된 금속들 중 임의 조합으로 형성된 다층으로 만들어질 수 있다. 이어서, 도 5에 도시된 바와 같이, 게이트 전극(9) 및 게이트 주사선(11)이 포토리소그래피 처리에 의해 형성된다.
상기 실시예 1과 이 실시예의 차이점은, 에칭 장벽층(4)이 적층 구조체를 사용할 수 있다는 것이다.
이 실시예에서, 에칭 장벽층(4)은 이중-층 구조체를 사용한다. 에칭 장벽층(4)의 이중-층 구조체에서, 금속 산화물 반도체 층(3)에 접촉하는 층은 SiO2로 만들어지며 저속 피착 방식으로 형성되고, 금속 산화물 반도체 층(3)에서 떨어져 있는 층은 SiNx로 만들어지고 고속 피착 방식으로 형성된다.
상기 설명에서, TFT는 톱 게이트형 TFT이다. 그러나, 본 발명의 실시예들은 보텀 게이트형의 금속 산화물 TFT를 갖는 어레이 기판의 제조에도 적용가능하다. TFT가 보텀 게이트형인 경우, 에칭 장벽층(4) 외에, 게이트 절연층(8)이 또한 적층 구조체를 가질 수 있다. 예를 들어, 게이트 절연층(8)은 이중-충 구조체를 가질 수 있다. 게이트 절연층(8)의 이중-층 구조체에서, 금속 산화물 반도체 층(3)에 접촉하는 층은 SiO2로 만들어지며 저속 피착 방식으로 형성되는 반면, 금속 산화물 반도체 층(3)에서 떨어져 있는 층은 SiNx로 만들어지고 고속 피착 방식으로 형성된다.
이 실시예에 따르면, 금속 산화물 반도체 층에 접촉하는 에칭 장벽층(4) 및 게이트 절연층의 부분들은 저속 피착 방식으로 형성되므로, 이들 부분은 더 콤팩트하며, 그럼으로써, 이들 부분과 금속 산화물 반도체 층(3) 사이에는 양호한 계면이 형성되어, TFT의 안정성의 향상에 유리하다. 다른 한편으로, 금속 산화물 반도체 층(3)에서 떨어져 있는 에칭 장벽층 및 게이트 절연층의 부분들은 고속 피착 방식으로 형성되므로, 피착 속도가 상대적으로 빨라, 그럼으로써, 생산 효율을 효과적으로 향상시킬 수 있다.
본 발명의 실시예들은 4회의 패터닝 처리로 금속 산화물 TFT를 갖는 어레이 기판의 제조 방법을 제공한다. 6회의 패터닝 처리를 이용하는 종래 방법에 비해, 패터닝 처리 횟수가 2회 줄어 들음으로써, 제조 방법을 단순화할 수 있고, 생산 효율을 향상시킬 수 있으며, 제조 비용을 줄일 수 있다. 본 발명의 실시예들은 대규모이면서 고해상도의 TFT-LCD 및 AMOLED에 특히 적합하다.
상술한 실시예들은 단지 본 발명의 예시적인 구현예에 불과한 것으로, 첨부된 청구범위에 의해 한정되는 본 발명의 보호 범위를 제한하려는 것은 아니다.

Claims (11)

  1. TFT 어레이 기판의 제조 방법으로서,
    기판 상에 패터닝 처리에 의해 금속 산화물 반도체 층, 에칭 장벽층, 소스 전극, 데이터선, 드레인 전극, 픽셀 전극, 게이트 절연층, 컨택트 홀, 게이트 전극 및 게이트 주사선을 각각 형성하는 단계를 포함하며,
    상기 금속 산화물 반도체 층 및 상기 에칭 장벽층은 동일한 패터닝 처리에 의해 형성되며, 상기 소스 전극, 상기 드레인 전극, 상기 픽셀 전극 및 상기 데이터선은 또 다른 동일한 패터닝 처리에 의해 형성되고,
    상기 에칭 장벽층은 이중-층 구조체를 가지며,
    상기 에칭 장벽층의 이중-층 구조체에서, 상기 금속 산화물 반도체 층에 접촉하는 층은 SiO2로 만들어지며 저속 피착 방식으로 형성되고, 상기 금속 산화물 반도체 층에서 떨어져 있는 층은 SiNx로 만들어지며 고속 피착 방식으로 형성되고, 상기 금속 산화물 반도체 층에 접촉하는 층은 상기 금속 산화물 반도체 층에서 떨어져 있는 층 보다 더 콤팩트한 TFT 어레이 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제조 방법은,
    단계 S1): 상기 기판 상에 상기 금속 산화물 반도체 층 및 상기 에칭 장벽층을 그레이-톤 또는 하프-톤 마스크를 이용한 상기 동일한 패터닝 처리에 의해 형성하는 단계;
    단계 S2): 단계 S1) 후에, 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 상기 데이터선 및 상기 픽셀 전극을 그레이-톤 또는 하프-톤 마스크를 이용한 상기 또 다른 동일 패터닝 처리에 의해 형성하는 단계;
    단계 S3): 단계 S2) 후에 상기 기판 상에 상기 게이트 절연층을 형성하고 패터닝 처리에 의해 상기 컨택트 홀을 형성하는 단계;
    단계 S4): 단계 S3) 후에 상기 기판 상에 상기 게이트 전극 및 상기 게이트 주사선을 패터닝 처리에 의해 형성하는 단계
    를 포함하는 TFT 어레이 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 단계 S1)은
    S11) 상기 기판 상에 금속 산화물 반도체 막 및 에칭 장벽막을 기술된 순서로 피착시키는 단계;
    S12) 단계 S11) 후에, 상기 기판 상에 한 층의 포토레지스트를 코팅하는 단계;
    S13) 상기 포토레지스트에 대해 그레이-톤 또는 하프-톤 마스크를 이용한 노광 및 현상 처리를 행하여, 포토레지스트 완전 보존 영역, 포토레지스트 부분 보존 영역 및 포토레지스트 완전 제거 영역을 형성하는 단계 - 상기 포토레지스트 완전 보존 영역은 상기 에칭 장벽층을 형성하는 영역에 대응하며, 상기 포토레지스트 부분 보존 영역은 상기 금속 산화물 반도체 층을 형성하는 영역 및 상기 포토레지스트 완전 제거 영역에 대응하는 포토레지스트에 의해 커버되지 않은 영역들에 대응함 - ;
    S14) 단계 S13) 후에 에칭 처리를 행하여 상기 금속 산화물 반도체 층을 형성하는 단계;
    S15) 단계 S14) 후에 애싱 처리를 행하여 상기 포토레지스트 부분 보존 영역의 포토레지스트를 제거시키는 단계;
    S16) 단계 S15) 후에 에칭 처리를 행하여 상기 에칭 장벽층을 형성하는 단계 및
    S17) 상기 포토레지스트의 나머지 부분을 박리시키는 단계
    를 포함하는 TFT 어레이 기판의 제조 방법.
  4. 제3항에 있어서,
    단계 S11)에서, 상기 기판 상에 우선 변이층을 피착시키고, 그 후에, 상기 변이층 상에 상기 금속 산화물 반도체 막 및 상기 에칭 장벽막을 기술된 순서로 피착시키고,
    상기 변이층의 피착은 PECVD법으로 행하며,
    상기 변이층은 산화물, 질화물 또는 옥시나이트라이드 화합물로 만들어지고, 상기 변이층의 두께 범위는 500 내지 2000 Å인 TFT 어레이 기판의 제조 방법.
  5. 제3항에 있어서,
    단계 S11)에서, 상기 금속 산화물 반도체 막의 피착은 스퍼터링법 또는 열 증발법으로 행하며, 상기 금속 산화물 반도체 막은 비정질 IGZO, HIZO, IZO, a-InZnO, ZnO:F, In2O3:Sn, In2O3:Mo, Cd2SnO4, ZnO:Al, TiO2:Nb 또는 Cd-Sn-O로 만들어지고, 상기 금속 산화물 반도체 막의 두께는 100 내지 2000 Å이며,
    상기 금속 산화물 반도체 막 상으로의 상기 에칭 장벽막의 피착은 PECVD법으로 행해지며, 상기 에칭 장벽막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드로 만들어지며, 상기 에칭 장벽막의 두께는 500 내지 4000 Å인 TFT 어레이 기판의 제조 방법.
  6. 삭제
  7. 제2항에 있어서,
    단계 S2)는
    S21) 상기 기판 상에 투명 도전막 및 소스/드레인 금속막을 기술된 순서로 피착시키는 단계;
    S22) 단계 S21) 후에, 상기 기판 상에 한 층의 포토레지스트를 코팅하는 단계;
    S23) 상기 포토레지스트에 대해 그레이-톤 또는 하프-톤 마스크를 이용한 노광 및 현상 처리를 행하여, 포토레지스트 완전 보존 영역, 포토레지스트 부분 보존 영역 및 포토레지스트 완전 제거 영역을 형성하는 단계 - 상기 포토레지스트 완전 보존 영역은 상기 데이터선, 상기 소스 전극 및 상기 드레인 전극을 형성하는 영역에 대응하며, 상기 포토레지스트 부분 보존 영역은 상기 픽셀 전극을 형성하는 영역 및 상기 포토레지스트 완전 제거 영역에 대응하는 포토레지스트에 의해 커버되지 않은 영역들에 대응함 - ;
    S24) 단계 S23) 후에 에칭 처리를 행하여 상기 소스 전극 및 상기 데이터선을 형성하는 단계;
    S25) 단계 S24) 후에 애싱 처리를 행하여 상기 포토레지스트 부분 보존 영역의 포토레지스트를 제거시키는 단계;
    S26) 단계 S25) 후에 에칭 처리를 행하여 상기 드레인 전극 및 상기 픽셀 전극을 형성하는 단계 및
    S27) 상기 포토레지스트의 나머지 부분을 박리시키는 단계
    를 포함하는 TFT 어레이 기판의 제조 방법.
  8. 제7항에 있어서,
    단계 S21)에서, 상기 투명 도전막의 피착은 스퍼터링법 또는 열 증발법으로 행하며, 상기 투명 도전막은 ITO 또는 다른 투명 금속 산화물로 만들어지고, 상기 투명 도전막의 두께는 300 내지 1500 Å이며;
    상기 소스/드레인 금속막의 피착은 스퍼터링법 또는 열 증발법으로 행하며, 상기 소스/드레인 금속막은 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들 금속 중 어느 하나의 합금으로 만들어지고, 상기 소스/드레인 금속막의 두께는 2000 내지 3000 Å인 TFT 어레이 기판의 제조 방법.
  9. 제2항에 있어서,
    상기 단계 S3)에서, 단계 S2) 후에 상기 게이트 절연층은 PECVD법으로 형성되며, 상기 게이트 절연층은 산화물, 질화물 또는 옥시나이트라이드 화합물로 만들어지며, 상기 게이트 절연층의 두께는 1000 내지 4000 Å인 TFT 어레이 기판의 제조 방법.
  10. 제2항에 있어서,
    단계 S4)에서, 상기 게이트 절연층 상에 게이트 금속막을 피착하며, 상기 게이트 전극 및 상기 게이트 주사선은 포토레소그래피 처리에 의해 형성되며,
    상기 게이트 절연층 상으로의 상기 게이트 금속막의 피착은 스퍼터링법 또는 열 증발법으로 행하며, 상기 게이트 금속막은 Cr, W, Cu, Ti, Ta, Mo 또는 이들 금속 중 어느 하나의 합금으로 만들어지고, 상기 게이트 금속막의 두께는 4000 내지 15000 Å인 TFT 어레이 기판의 제조 방법.
  11. 제1항에 있어서,
    상기 TFT는 능동층으로서 기능하는 상기 금속 산화물 반도체 층; 상기 금속 산화물 반도체 층 상에 형성되는 상기 에칭 장벽층; 일단이 상기 금속 산화물 반도체 층 상에 제공되는 상기 소스 전극; 일단이 상기 소스 전극에 대향하며 상기 금속 산화물 반도체 층 상에 제공되는 상기 드레인 전극; 상기 소스 전극, 상기 드레인 전극 및 상기 에칭 장벽층을 커버하도록 형성되는 상기 게이트 절연층 및 상기 게이트 절연층 상에 형성되며 상기 금속 산화물 반도체 층 위에 위치되는 상기 게이트 전극을 포함하는 TFT 어레이 기판의 제조 방법.
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