KR20100030911A - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 액티브층의 두께 균일도의 확보로 박막트랜지스터의 구동 특성을 개선할 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 박막트랜지스터의 제조방법은 반도체 영역, 데이터 영역, 스위칭 영역 및 화소 영역으로 정의된 기판 상에 버퍼층과 순수한 비정질 실리콘층을 적층 형성하는 단계와; 상기 순수한 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하고 이를 패턴하여 액티브층을 형성하는 단계와; 상기 액티브층 상의 상기 반도체 영역과 스위칭 영역에 대응하여 역테이퍼 형상의 제 1 및 제 2 감광 패턴을 각각 형성하는 단계와; 상기 제 1 및 제 2 감광 패턴의 상부에는 불순물 비정질 실리콘층과 도전성 금속패턴, 상기 데이터 영역에는 불순물 비정질 패턴과 데이터 배선, 그리고 상기 스위칭 영역에는 오믹 콘택층과 소스 및 드레인 전극을 각각 적층 형성하는 단계와; 상기 제 1 및 제 2 감광 패턴과, 상기 제 1 및 제 2 감광 패턴의 상부에 위치하는 상기 불순물 비정질 실리콘층 및 도전성 금속패턴을 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 액티브층의 두께 균일도의 확보로 박막트랜지스터의 구동 특성을 개선할 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube: CRT)을 대체하는 경량 박막형 평판표시장치에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
특히, 이러한 평판 표시장치에서는 액티브 매트릭스 타입의 액정표시장치가 주류를 이루고 있다. 액티브 매트릭스 타입의 액정표시장치에서는 박막트랜지스터가 단위 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
그 중에 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상표시장치의 용도로 CRT(cathode ray tube)를 대체하면서 액정표시장치(Liquid Crystal Display Device: LCD)가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적인 액정표시장치는 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 컬러필터 기판 및 어레이 기판과, 상기 컬러필터 및 어레이 기판의 이격된 사이 공간에 주입된 액정층을 포함하여 이루어진다.
이때, 상기 어레이 기판에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 배선과, 상기 각 게이트 배선과 수직한 방향으로 교차하는 복수개의 데이터 배선과, 상기 각 게이트 배선 및 데이터 배선이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 배선의 신호에 의해 스위칭되어 상기 데이터 배선의 신호를 각 화소 전극에 전달하는 복수개의 박막트랜지스터가 구비된다.
이러한 박막트랜지스터의 액티브층은 비정질 실리콘을 사용하는 것과 폴리 실리콘을 사용하는 것으로 구분될 수 있다.
상기 폴리실리콘을 액티브층으로 이용하는 모델은 비정질 실리콘 보다 캐리어의 이동도가 10배 내지 100배 정도 더 빨라 기판 상에 구동회로를 내장하는 것이 가능한 장점으로, 고해상도 패널의 스위칭 및 구동 소자로 사용할 수 있게 된다.
따라서, 폴리실리콘을 액티브층으로 사용하는 액정표시장치는 차세대 고성능 지능표시 시스템을 실현하는 기술로 인식되고 있는 바, 이러한 폴리실리콘을 액티 브층으로 활용하는 것으로 유기전계 발광소자를 일 예로 들 수 있다.
이러한 유기전계 발광표시장치는 전자 주입전극과 정공 주입전극으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
이러한 원리로 인해 종래의 박막 액정표시소자와는 달리 별도의 광원을 필요로 하지 않기 때문에, 소자의 부피와 무게를 줄일 수 있는 장점을 갖는다.
이하, 첨부한 도면을 참조하여 종래에 따른 박막트랜지스터에 대해 설명하도록 한다.
도 1a 내지 도 1i는 종래에 따른 박막트랜지스터의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도로, 게이트 전극이 최 상측에 위치하는 탑 게이트 방식을 일예로 나타낸 것이다.
도 1a에 도시한 바와 같이, 기판(10) 상에 반도체 영역(B), 데이터 영역(D), 스위칭 영역(S)과 화소 영역(P)을 정의하는 단계를 진행한다. 이때, 상기 반도체 영역(B)은 반도체층, 상기 데이터 영역(D)은 데이터 배선, 상기 스위칭 영역(S)은 박막트랜지스터가 각각 형성될 영역이고, 상기 화소 영역(P)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 반도체 영역(B), 데이터 영역(D), 스위칭 영역(S) 및 화소 영역(P)이 정의된 기판(10)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(20)이 형성된다.
다음으로, 상기 버퍼층(20)의 상부로 순수한 비정질 실리콘(a-Si:H)을 증착하여 순수 비정질 실리콘층(41a)을 형성한다. 이 때, 상기 순수 비정질 실리콘층(41a)을 형성하는 방법으로는 플라즈마 화학기상증착법이 이용될 수 있으며, 그 두께는 600 ~ 800Å으로 제작하는 것이 바람직하다.
도 1b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 1a의 41a)을 결정화하는 단계를 진행하는 바, 이러한 결정화 방법으로는 열처리 공정으로 진행되는 고상 결정화(Solid Phase Crystallization: SPC)법이 이용될 수 있다.
이 때, 전술한 고상 결정화법을 이용한 결정화 공정을 진행하게 되면, 순수 비정질 실리콘층의 비정질 실리콘이 온도의 변화에 따라 서서히 상변화가 일어나는 결정화 과정으로 결정질 실리콘층(41b)이 형성된다. 특히, 상기 고상 결정화시에는 비정질 실리콘을 완전히 결정화하는 것이 아니라, 비정질 실리콘의 일정한 비율을 결정화하는 반 결정 상태에서 공정을 완료하는 것이 바람직하다.
이 때, 상기 버퍼층(20)은 비정질 실리콘을 증착하여 순수 비정질 실리콘층을 형성하고, 이를 결정화하는 과정에서 기판(10)에 함유된 불순물에 의해 결정질 실리콘층(41b)이 오염되는 것을 방지하는 기능을 한다.
다음으로, 상기 결정질 실리콘층(41b)이 형성된 기판(10)의 상부로 순수한 비정질 실리콘(a-Si:H)으로 이루어진 버퍼 실리콘층(42a)을 형성한다. 특히, 상기 버퍼 실리콘층(42a)은 결정질 실리콘층(41b)의 두께 보다 매우 얇은 30 ~ 40Å의 두께로 형성하는 것이 바람직하다.
다음으로, 상기 결정질 실리콘층(41b)과 버퍼 실리콘층(42a)이 형성된 기 판(10) 상에 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(43a)을 형성한다. 전술한 버퍼 실리콘층(42a)과 불순물 비정질 실리콘층(43a)을 형성하는 방법으로는 플라즈마 화학기상증착법이 이용될 수 있다. 이 때, 상기 불순물 비정질 실리콘층(43a)은 300Å의 두께로 형성하는 것이 바람직하다.
도 1c에 도시한 바와 같이, 상기 결정질 실리콘층(도 1b의 41b), 버퍼 실리콘층(도 1b의 42a) 및 불순물 비정질 실리콘층(도 1b의 43a)를 일괄적으로 패턴하게 되면, 상기 반도체 영역(B)에 대응하여 동일한 폭을 가지는 액티브층(41), 버퍼 실리콘 패턴(42) 및 오믹 콘택층(43)이 차례로 적층 형성된다.
이 때, 상기 액티브층(41), 버퍼 실리콘 패턴(42) 및 오믹 콘택층(43)을 포함하여 반도체층(44)이라 한다. 상기 액티브층(41) 및 오믹 콘택층(43)의 사이 공간에 개재되는 버퍼 실리콘 패턴(42)은 액티브층(41) 및 오믹 콘택층(43) 간의 접촉 특성을 향상시키기 위한 목적으로 형성하는 것으로, 필요에 따라서는 생략할 수도 있다.
도 1d에 도시한 바와 같이, 상기 액티브층(41), 버퍼 실리콘 패턴(42) 및 오믹 콘택층(43)이 형성된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(75)을 형성한다.
다음으로, 상기 소스 및 드레인 금속층(75)이 형성된 기판(10) 상에 포토레지스트를 도포하여 감광층(80)을 형성하고, 상기 감광층(80)과 이격된 상부로 투과 부(T1)와 차단부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다.
이 때, 상기 감광층(80)은 빛에 노출되는 부분이 선택적으로 제거되는 포지티브 타입(positive type)이 이용되는 바, 상기 투과부(T1)는 빛을 전부 투과시켜 빛에 노출된 감광층(80)의 화학적 변화를 통해 완전 노광되도록 하는 기능을 하고, 상기 차단부(T2)는 빛을 완전히 차단하는 기능을 한다.
이 때, 상기 스위칭 영역(S)에는 양측의 차단부(T2) 및 상기 양측의 차단부(T2)의 사이로 투과부(T1)를 위치시키고, 데이터 영역(D)에는 차단부(T2), 그리고 이를 제외한 전 영역은 투과부(T1)를 위치시킨다.
도 1e에 도시한 바와 같이, 상기 마스크(도 1d의 M)와 이격된 상부에서 기판(10) 방향으로 노광 및 현상 공정을 진행하게 되면, 상기 스위칭 영역(S)에는 양측의 차단부(T2)에 대응하여 두께 변화가 없는 제 1 및 제 2 감광 패턴(82, 84)이 형성되고, 상기 데이터 영역(D)에는 두께 변화가 없는 제 3 감광 패턴(86)이 형성되며, 이를 제외한 전 영역의 감광층(도 1d의 80)은 모두 제거되고 그 하부의 소스 및 드레인 금속층(75)이 외부로 노출된다.
특히, 상기 스위칭 영역(S)에 대응된 제 1 감광 패턴(82)과 제 2 감광 패턴(84)의 사이 구간에 대응된 감광층은 모두 제거되고, 그 하부의 소스 및 드레인 금속층(75)이 외부로 노출된다.
도 1f에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 감광 패턴(82, 84, 86)을 마스크로 이용하고 상기 노출된 소스 및 드레인 금속층(도 1e의 75)을 습식식각 공정으로 패턴하게 되면, 상기 데이터 영역(D)에는 데이터 배선(30)이 형성되고, 상 기 스위칭 영역(S)에는 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 각각 형성된다.
다음으로, 상기 소스 및 드레인 전극(32, 34)을 마스크로 이용하고 소스 및 드레인 전극(32, 34)의 이격된 사이로 노출된 오믹 콘택층(43)을 건식식각으로 패턴하게 되면, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이 구간에 대응된 부분이 모두 제거되고, 오믹 콘택층(43)은 양측으로 각각 분리된다.
도 1g에 도시한 바와 같이, 상기 양측의 오믹 콘택층(43)의 하부에 위치하는 버퍼 실리콘 패턴(42) 및 액티브층(41)을 과식각하여 이 부분을 백-에치 타입(back-etched type)의 채널(ch)로 활용하게 된다. 이 때, 상기 버퍼 실리콘 패턴(42) 및 액티브층(41)을 과식각하고 남겨지는 액티브층(41)의 최종 두께에 의해 박막트랜지스터의 구동 특성이 좌우되는 바, 이에 대해서는 후술하도록 한다.
도 1h에 도시한 바와 같이, 상기 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 상부에 각각 대응된 제 1, 제 2, 제 3 감광 패턴(도 1g의 82, 84, 86)을 약액을 이용한 스트립 공정으로 제거한다.
다음으로, 상기 데이터 배선(30)과 소스 및 드레인 전극(32, 34)이 형성된 기판(10) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(45)을 형성한다.
다음으로, 상기 게이트 절연막(45)이 형성된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 게이트 금속층(미도시)을 형성하 고 이를 패턴하게 되면, 상기 데이터 배선(30)과 수직 교차하여 화소 영역(P)을 정의하는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고, 상기 반도체층(44)과 게이트 절연막(45)을 사이에 두고 중첩 구성되는 게이트 전극(25)이 형성된다.
이 때, 상기 게이트 전극(25), 소스 및 드레인 전극(32, 34)과 반도체층(44)을 포함하여 박막트랜지스터(T)라 한다.
도 1i에 도시한 바와 같이, 상기 게이트 배선과 게이트 전극(25)이 형성된 기판(10) 상에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐(benzocyclobutene: BCB)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)을 형성한다.
다음으로, 상기 드레인 전극(34)의 일측에 대응된 보호막(55)과 그 하부의 게이트 절연막(45)을 일괄적으로 패턴하게 되면, 상기 드레인 전극(34)을 노출하는 드레인 콘택홀(CH1)이 형성된다.
다음으로, 상기 드레인 콘택홀(CH1)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 투명 도전성 금속층(미도시)을 형성하고 이를 패턴하게 되면, 상기 드레인 전극(34)과 드레인 콘택홀(CH1)을 통해 연결되는 화소 전극(70)이 화소 영역(P)에 대응하여 형성된다.
이상으로 종래에 따른 박막트랜지스터를 제작할 수 있다.
전술한 구성을 가지는 종래의 박막트랜지스터에서는 소스 및 드레인 전극의 이격된 사이에 대응된 오믹 콘택층을 양측으로 분리 형성하고 백-에치 타입의 채널을 형성하기 위해서는 건식식각 공정을 반드시 필요로 하고 있는 상황이다.
이 때, 도 2는 도 1g의 공정 단계를 세부적으로 나타낸 공정 단면도로, 이를 참조하여 보다 상세히 설명하도록 한다.
도시한 바와 같이, 종래의 박막트랜지스터의 구동 특성에 직접적으로 영향을 미치는 인자로는 순수 비정질 실리콘층(도 1a의 41a)의 두께와, 버퍼 실리콘층(도 1b의 42a) 및 불순물 비정질 실리콘층(도 4b의 43a)의 두께를 균일하게 확보하는 것이나, 기판(10)의 대형화로 말미암아 기판(10)의 중앙부와 가장자리부에 위치하는 순수한 비정질 실리콘층의 두께와, 버퍼 실리콘층 및 불순물 비정질 실리콘층의 두께를 균일하게 확보하는 것이 어려워지고 있는 상황이다.
즉, 종래의 박막트랜지스터의 구조는 액티브층(41) 및 버퍼 실리콘 패턴(42) 및 오믹 콘택층(43)이 순차적으로 적층 형성되는 3중층 구조로 두께 균일도를 확보하는 데 있어서 불리한 측면이 있다.
또한, 백-에치 타입의 채널을 형성하기 위해, 양측으로 분리 형성된 오믹 콘택층(43)의 사이 구간에 위치하는 버퍼 실리콘 패턴(42) 및 액티브층(41)을 건식식각으로 과식각하는 공정에서 액티브층(41)의 두께를 균일하게 패턴하는 것이 중요한 변수라 할 수 있다. 그러나, 상기 버퍼 실리콘 패턴(42) 및 액티브층(41)을 건식식각으로 패턴하는 과정에서 챔버 내부의 오염에 의한 막질 특성의 저하 문제나, 과식각을 진행하는 과정에서 채널부의 액티브층(41)에 가해지는 데이지에 의해 박 막트랜지스터의 구동 특성이 저하되는 문제가 발생되고 있다.
이와 같이, 오믹 콘택층(43)을 양측으로 분리 형성하고 채널부를 건식식각으로 패턴하는 공정을 포함하는 구조에서는 전술한 문제를 회피하는 것이 불가능한 상황이다.
도 3은 종래에 따른 박막트랜지스터의 I-V 특성을 나타낸 도면으로, 보다 상세하게는 정상적인 TFT 구동 파형(1)과 비정상적인 TFT 구동 파형(2),(3),(4)을 나타낸 것이다. 이 때, 상기 (1), (2), (3), (4)는 W/L=32/8로, 액티브층의 두께는 (1) > (2) > (3) > (4)의 순으로 설계된 박막트랜지스터가 사용되었다.
도시한 바와 같이, (1)과 (2), (3), (4)를 비교해 보면, 액티브층의 잔여 두께에 따라 박막트랜지스터의 구동 파형이 상이한 것을 알 수 있다. 이러한 (1), (2), (3), (4)의 경우 남겨진 액티브층의 잔여 두께를 결정짓는 요소로는 3가지가 있는 데, 첫째로는 순수한 비정질 실리콘층의 두께 변동이고, 둘째로는 결정화 후 증착되는 버퍼 실리콘층과 불순물 비정질 실리콘층의 두께 변동이며, 셋째로는 소스 및 드레인 전극의 이격된 사이 공간에 위치하는 오믹 콘택층, 버퍼 실리콘 패턴 및 액티브층을 건식식각 공정으로 과식각하여 백-에치 타입의 채널을 형성하는 과정에서 발생되는 액티브층의 변동 두께이다.
위와 같이, 액티브층의 두께 변동에 영향을 미치는 인자로 3가지의 공정이 발생되고 있는 상황을 감안했을 때, 정상적인 TFT의 구동 파형(1)과 달리 액티브층의 두께 변동에 의해 신호 전압이 불안정하게 인가되는 비정상적인 TFT 구동 파형(2),(3),(4)이 나타나는 것을 확인할 수 있다. 그 결과, 박막트랜지스터의 구동 특성이 저하되는 문제가 발생되고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 박막트랜지스터의 구동 특성을 개선하는 것을 통해 신뢰성 있는 표시장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 반도체 영역, 데이터 영역, 스위칭 영역 및 화소 영역으로 정의된 기판 상에 버퍼층과 순수한 비정질 실리콘층을 적층 형성하는 단계와; 상기 순수한 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하고 이를 패턴하여 액티브층을 형성하는 단계와; 상기 액티브층 상의 상기 반도체 영역과 스위칭 영역에 대응하여 역테이퍼 형상의 제 1 및 제 2 감광 패턴을 각각 형성하는 단계와; 상기 제 1 및 제 2 감광 패턴의 상부에는 불순물 비정질 실리콘층과 도전성 금속패턴, 상기 데이터 영역에는 불순물 비정질 패턴과 데이터 배선, 그리고 상기 스위칭 영역에는 오믹 콘택층과 소스 및 드레인 전극을 각각 적층 형성하는 단계와; 상기 제 1 및 제 2 감광 패턴과, 상기 제 1 및 제 2 감광 패턴의 상부에 위치하는 상기 불순물 비정질 실리콘층 및 도전성 금속패턴을 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이 때, 상기 액티브층과 오믹 콘택층의 사이 공간으로 순수한 비정질 실리콘으로 이루어진 버퍼 실리콘 패턴이 형성된 것을 특징으로 하는 바, 상기 버퍼 실리콘 패턴은 20 ~ 40Å의 두께로 형성된다.
상기 순수 비정질 실리콘층은 600 ~ 800Å의 두께로 형성된다. 상기 제 1 및 제 2 감광 패턴은 노광 및 현상 공정시 빛에 노출되는 부분이 선택적으로 남겨지는 네거티브 타입이 이용되는 것을 특징으로 한다.
또한, 상기 불순물 비정질 실리콘층, 불순물 비정질 패턴 및 오믹 콘택층은 불순물을 포함하는 비정질 실리콘으로 형성되고, 상기 도전성 금속패턴, 데이터 배선과 소스 및 드레인 전극은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄 및 알루미늄 합금을 포함하는 도전성 금속물질 그룹 중 선택된 하나로 형성된다.
상기 불순물 비정질 패턴은 상기 데이터 배선과 중첩된 하부로 상기 데이터 배선과 동일한 폭으로 형성된 것을 특징으로 한다.
상기 게이트 배선 및 전극의 상부로 상기 드레인 전극을 노출하는 드레인 콘택홀을 포함하는 보호막과, 상기 드레인 콘택홀을 포함하는 보호막 상에 상기 드레인 전극과 연결된 화소 전극이 더 형성될 수 있다.
본 발명에서는 액티브층의 두께 균일도를 확보하는 것이 용이해지고, 건식식각에 의한 액티브층의 데미지가 발생할 염려가 없어지므로 박막트랜지스터의 구동 특성을 개선할 수 있는 효과가 있다.
--- 실시예 ---
본 발명은 역테이퍼 형태의 감광 패턴을 리프트 오프 공정으로 선택적으로 제거하는 것을 통해 채널을 형성하기 위한 건식식각 공정을 필요로 하지 않을 뿐만 아니라, 액티브층과 오믹 콘택층을 이원화하여 형성하는 것을 통해 액티브층의 두께 균일도를 확보할 수 있는 박막트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막트랜지스터에 대해 설명하도록 한다.
도 4a 내지 도 4i는 본 발명에 따른 박막트랜지스터의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도로, 게이트 전극이 최 상측에 위치하는 탑 게이트 방식을 일예로 나타낸 것이다.
도 4a에 도시한 바와 같이, 기판(110) 상에 반도체 영역(B), 데이터 영역(D), 스위칭 영역(S)과 화소 영역(P)을 정의하는 단계를 진행한다. 이 때, 상기 반도체 영역(B)은 반도체층, 상기 데이터 영역(D)은 데이터 배선, 상기 스위칭 영역(S)은 박막트랜지스터가 각각 형성될 영역이고, 상기 화소 영역(P)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 반도체 영역(B), 데이터 영역(D), 스위칭 영역(S) 및 화소 영역(P)이 정의된 기판(110)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(120)을 형성한다.
다음으로, 상기 버퍼층(120)의 상부로 순수한 비정질 실리콘(a-Si:H)을 증착하여 순수 비정질 실리콘층(141a)을 형성한다. 이 때, 상기 순수 비정질 실리콘층(141a)을 형성하는 방법으로는 플라즈마 화학기상증착법이 이용될 수 있으며, 그 두께는 600 ~ 800Å, 보다 바람직하게는 700Å으로 제작하는 것이 바람직하다.
다음으로, 도 4b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 3a의 141a)을 결정화하는 단계를 진행하는 바, 이러한 결정화 방법으로는 고상 결정화(Solid Phase Crystallization: SPC), 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 중 선택된 어느 하나가 이용될 수 있다.
이 때, 전술한 결정화 방법 중 선택된 하나로 결정화 공정을 진행하게 되면, 상기 순수 비정질 실리콘층의 비정질 실리콘이 온도의 변화에 따라 서서히 상변화가 일어나는 결정화 과정으로 결정질 실리콘층(141b)을 형성하게 된다. 특히, 결정화시에는 비정질 실리콘을 완전히 결정화하는 것이 아니라, 비정질 실리콘의 일정한 비율을 결정화하는 반 결정 상태에서 공정을 완료하는 것이 바람직하다.
이 때, 상기 버퍼층(120)은 비정질 실리콘을 증착하여 순수 비정질 실리콘층 을 형성하고, 이를 결정화하는 과정에서 기판(110)에 함유된 불순물에 의해 결정질 실리콘층(141b)이 오염되는 것을 방지하는 기능을 한다.
다음으로, 상기 결정질 실리콘층(141b)이 형성된 기판(110)의 상부로 순수한 비정질 실리콘(a-Si:H)으로 이루어진 버퍼 실리콘층(142a)을 형성한다.
도 4c에 도시한 바와 같이, 상기 결정질 실리콘층(도 4b의 141b)과 버퍼 실리콘층(142a)을 일괄적으로 패턴하여, 상기 반도체 영역(B)에 대응하여 동일한 폭을 가지는 액티브층(141)과 버퍼 실리콘 패턴(142)을 적층 형성한다.
이 때, 상기 버퍼 실리콘 패턴(142)은 액티브층(141)과 후속 공정으로 형성될 오믹 콘택층(미도시) 간의 접촉 특성을 향상시키기 위한 목적으로 형성하는 것으로, 그 두께는 40 ~ 60Å으로 형성하는 것이 바람직하며 필요에 따라서는 생략할 수도 있다.
도 4d에 도시한 바와 같이, 상기 액티브층(141)과 버퍼 실리콘 패턴(142)이 형성된 기판(110) 상에 포토레지스트를 도포하여 감광층(180)을 형성하고, 상기 감광층(180)과 이격된 상부로 차단부(T1)와 투과부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다.
이 때, 상기 감광층(180)은 빛에 노출되는 부분이 선택적으로 남겨지는 네거티브 타입(negative type)을 이용하는 것을 특징으로 하는 바, 상기 투과부(T1)는 빛을 전부 투과시켜 빛에 노출된 감광층(180)이 선택적으로 남겨지도록 하는 기능을 하고, 상기 차단부(T2)는 빛을 완전히 차단하는 기능을 한다.
이 때, 상기 스위칭 영역(S)에는 양측의 차단부(T2) 및 상기 양측의 차단 부(T2)의 사이로 투과부(T1)가, 상기 데이터 영역(D)에는 차단부(T2)가, 그리고 이를 제외한 전 영역은 투과부(T1)가 위치하도록 한다.
도 4e에 도시한 바와 같이, 상기 마스크(도 4d의 M)와 이격된 상부에서 기판(110) 방향으로 노광 및 현상 공정을 진행하게 되면, 상기 스위칭 영역(S)에는 양측의 차단부(도 4d의 T2)에 대응된 감광층(도 4d의 180)이 모두 제거되고, 상기 양측의 차단부의 사이에는 두께 변화가 없는 제 1 감광 패턴(182)이 형성된다. 또한, 양측의 화소 영역(P)에는 두께 변화가 없는 다수의 제 2 감광 패턴(184)이 형성되며, 상기 데이터 영역(D)에 대응된 감광층은 모두 제거되고 그 하부의 버퍼층(120)이 외부로 노출된다.
전술한 네거티브 특성을 가지는 감광층은 마스크를 이용하여 노광을 실시한 후 현상하게 되면, 그 단면구조가 기판(110) 면에 대하여 역테이퍼 형태를 이루는 특징이 있다.
이를 상세히 설명하면, 네거티브 타입의 감광층은 빛을 받는 부분이 현상 시 남겨지게 되며, 이 때 빛은 감광층의 표면으로부터 시간적으로 많이 받고 그 두께에 비례하여 액티브층(141)에 인접하는 부분에 대해서는 감광층 자체의 투과율 등에 의해 상대적으로 빛을 적게 받는다. 그 결과, 빛의 입사가 시작되는 표면에서 빛에 대한 반응이 잘 일어나게 되고, 기판(110)에 인접한 부분의 감광층에 있어서는 상대적으로 빛이 입사되는 광량이 부족한 현상이 발생된다.
따라서, 현상 공정의 진행 시 이러한 특성이 반영되어 기판(110) 표면에서부터 감광층의 노출된 표면으로 갈수록 폭이 점점 커지는 역테이퍼 형태로 제 1 및 제 2 감광 패턴(182, 184)이 형성된다.
도 4f에 도시한 바와 같이, 상기 제 1 및 제 2 감광 패턴(182, 184)이 형성된 기판(110) 상부로 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)과, 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 연속 증착하는 단계를 진행한다.
일반적으로, 상기 불순물을 포함하는 비정질 실리콘은 플라즈마 화학기상증착 공정으로, 상기 도전성 금속물질은 스퍼터링 공정에 의해 각각 형성된다. 이 때, 상기 플라즈마 화학기상증착이나 스퍼터링 공정에 의해 증착되는 불순물을 포함하는 비정질 실리콘과 도전성 금속물질은 역테이퍼 형태로 형성된 제 1 및 제 2 감광 패턴(182, 184)의 상부면과 수직한 방향으로 적층 형성된다.
따라서, 전술한 연속 증착 공정을 진행하게 되면, 상기 데이터 영역(D)에는 데이터 배선(130)이 형성되고, 상기 스위칭 영역(S)에는 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)이 각각 형성된다. 또한, 상기 제 1 및 제 2 감광 패턴(182, 184)의 상부면에는 불순물 비정질 실리콘층(172)과 도전성 금속패턴(175)이 각각 형성된다.
이 때, 상기 데이터 배선(130)의 하부로는 이와 동일한 폭을 가지는 불순물 비정질 패턴(174)이 형성되고, 상기 소스 및 드레인 전극(132, 134)의 하부로는 양측으로 분리된 오믹 콘택층(143)이 각각 형성된다. 상기 액티브층(141), 버퍼 실리콘 패턴(142) 및 오믹 콘택층(143)을 포함하여 반도체층(144)이라 한다.
특히, 상기 기판(110)과 접촉하는 제 1 및 제 2 감광 패턴(182, 184)의 밑변 의 길이(L1)는 제 1 및 제 2 감광 패턴(182, 184)의 최상측으로 노출되는 윗변의 길이(L2) 보다 작도록 형성되는 바, 상기 윗변의 길이(L2)에서 밑변의 길이(L1)를 뺀 부분에 위치하는 제 1 및 제 2 감광 패턴(182, 184)의 측 단면과, 버퍼 실리콘 패턴(141)의 표면이 외부로 노출된다.
이 때, 상기 제 1 및 제 2 감광 패턴(182, 184)의 상부면에 위치하는 불순물 비정질 실리콘층(172) 및 도전성 금속패턴(175)은 데이터 배선(130), 소스 및 드레인 전극(132, 134)과 전기적으로 절연된 상태이다.
도 4g에 도시한 바와 같이, 상기 제 1 및 제 2 감광 패턴(도 4f의 182, 184)과, 제 1 및 제 2 감광 패턴의 상부면에 위치하는 불순물 비정질 실리콘층(도 4f의 172) 및 도전성 금속패턴(도 4f의 175)을 선택적으로 제거하는 리프트 오프(lift-off) 공정을 진행한다.
상기 리프트 오프 공정은 그 측 단면이 외부로 노출된 제 1 및 제 2 감광 패턴의 가장자리 하부면으로 스트리퍼를 침투시키는 것을 통해 제 1 및 제 2 감광 패턴과, 상기 제 1 및 제 2 감광 패턴의 상부면에 위치하는 불순물 비정질 실리콘층과 도전성 금속패턴을 선택적으로 제거하는 공정을 말한다.
따라서, 전술한 공정을 통해 제 1 및 제 2 감광 패턴과, 상기 제 1 및 제 2 감광 패턴의 상부면에 위치하는 불순물 비정질 실리콘층 및 도전성 금속패턴이 선택적으로 제거된다. 이 때, 상기 제 1 감광 패턴의 하부면에 위치하는 버퍼 실리콘 패턴(142)이 외부로 노출되는 바, 양측으로 분리 형성된 오믹 콘택층(143)과 버퍼 실리콘 패턴(142) 및 액티브층(141)을 채널(ch)로 활용할 수 있게 된다.
이 때, 본 발명에서는 역테이퍼 형태의 감광 패턴을 적용하고, 이러한 감광 패턴의 상부로 불순물 비정질 실리콘과 도전성 금속물질을 연속 증착한 상태에서 리프트 오프 공정을 이용하여 선택적으로 제거하는 것을 통해 건식식각 공정을 생략할 수 있는 바, 종래와 달리 건식식각 공정에 의해 액티브층에 데미지가 발생할 염려가 없게 된다.
또한, 액티브층(141) 및 버퍼 실리콘 패턴(142)과 오믹 콘택층(143)의 형성 공정이 이원화되므로, 액티브층(141) 및 버퍼 실리콘 패턴(142)의 두께 균일도를 확보하는 것이 용이해지는 장점이 있다.
이를 상세히 설명하면, 버퍼 실리콘 패턴(142)을 형성하는 공정은 생략하는 것이 가능할 뿐만 아니라, 그 두께에 있어서도 액티브층(141)의 두께 대비 대략 1/15 ~ 1/40의 범위로 형성되므로 버퍼 실리콘 패턴(142)의 두께를 고려하는 것은 무의미하다. 따라서, 상기 액티브층(141)과 오믹 콘택층(143)을 적층 구성하는 이중층 구조 보다는 액티브층(141)의 단일층 구조에서 두께 균일도를 확보하는 것이 훨씬 용이하다는 것을 알 수 있다.
도 4h에 도시한 바와 같이, 상기 데이터 배선(130), 소스 및 드레인 전극(132, 134)과 오믹 콘택층(143)이 형성된 기판(110) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)을 형성한다.
다음으로, 상기 게이트 절연막(145)이 형성된 기판(110) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하 는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 데이터 배선(130)과 수직 교차하여 화소 영역(P)을 정의하는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고, 상기 반도체층(144)과 게이트 절연막(145)을 사이에 두고 중첩 구성되는 게이트 전극(125)을 형성한다.
이 때, 상기 게이트 전극(125), 소스 및 드레인 전극(132, 134)과 반도체층(144)을 포함하여 박막트랜지스터(T)라 한다.
도 4i에 도시한 바와 같이, 상기 게이트 배선과 게이트 전극(125)이 형성된 기판(110) 상에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐(benzocyclobutene: BCB)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.
다음으로, 상기 드레인 전극(134)의 일측에 대응된 보호막(155)과 그 하부의 게이트 절연막(145)을 일괄적으로 패턴하여, 상기 드레인 전극(134)을 노출하는 드레인 콘택홀(CH2)을 형성한다.
다음으로, 상기 드레인 콘택홀(CH2)을 포함하는 보호막(155) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 투명 도전성 물질층(미도시)을 형성하고 이를 패턴하여, 상기 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 연결된 화소 전극(170)을 화소 영역(P)에 대응하여 형성한다.
이상으로 본 발명에 따른 박막트랜지스터를 제작할 수 있다.
따라서, 본 발명에서는 액티브층의 두께 균일도를 확보하는 것이 용이해지고, 건식식각에 의한 액티브층의 데미지가 발생할 염려가 없어지므로 박막트랜지스터의 구동 특성을 개선할 수 있는 장점이 있다.
지금까지, 본 발명에서는 게이트 전극이 최 상측에 위치하는 탑 게이트 방식을 일예로 설명하였으나, 게이트 전극이 최 하측에 위치하는 바텀 게이트 방식에도 동일하게 적용하는 것도 가능한다. 또한, 탑 또는 바텀 게이트 방식에 있어서 소스 및 드레인 전극과 반도체층의 적층 위치가 바뀌는 구조에 있어서도 동일하게 적용할 수 있다는 것은 당업자에게 있어서 자명한 사실일 것인 바, 그 설명은 생략하도록 한다.
따라서, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1a 내지 도 1i는 종래에 따른 박막트랜지스터의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 2는 도 1g의 공정 단계를 세부적으로 나타낸 공정 단면도.
도 3은 종래에 따른 박막트랜지스터의 I-V 특성을 나타낸 도면.
도 4a 내지 도 4i는 본 발명에 따른 박막트랜지스터의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 120 : 버퍼층
130 : 데이터 배선 132 : 소스 전극
134 : 드레인 전극 141 : 액티브층
142 : 버퍼 실리콘 패턴 143 : 오믹 콘택층
144 : 반도체층 172 : 불순물 비정질 실리콘층
174 : 불순물 비정질 패턴 182, 184 : 제 1 및 제 2 감광 패턴
Claims (8)
- 반도체 영역, 데이터 영역, 스위칭 영역 및 화소 영역으로 정의된 기판 상에 버퍼층과 순수한 비정질 실리콘층을 적층 형성하는 단계와;상기 순수한 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하고 이를 패턴하여 액티브층을 형성하는 단계와;상기 액티브층 상의 상기 반도체 영역과 스위칭 영역에 대응하여 역테이퍼 형상의 제 1 및 제 2 감광 패턴을 각각 형성하는 단계와;상기 제 1 및 제 2 감광 패턴의 상부에는 불순물 비정질 실리콘층과 도전성 금속패턴, 상기 데이터 영역에는 불순물 비정질 패턴과 데이터 배선, 그리고 상기 스위칭 영역에는 오믹 콘택층과 소스 및 드레인 전극을 각각 적층 형성하는 단계와;상기 제 1 및 제 2 감광 패턴과, 상기 제 1 및 제 2 감광 패턴의 상부에 위치하는 상기 불순물 비정질 실리콘층 및 도전성 금속패턴을 제거하는 단계와;상기 데이터 배선과 소스 및 드레인 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 액티브층과 오믹 콘택층의 사이 공간으로 순수한 비정질 실리콘으로 이루어진 버퍼 실리콘 패턴이 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 버퍼 실리콘 패턴은 20 ~ 40Å의 두께로 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 순수 비정질 실리콘층은 600 ~ 800Å의 두께로 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 감광 패턴은 노광 및 현상 공정시 빛에 노출되는 부분이 선택적으로 남겨지는 네거티브 타입이 이용되는 것을 특징으로 하는 박막트랜지스 터의 제조방법.
- 제 1 항에 있어서,상기 불순물 비정질 실리콘층, 불순물 비정질 패턴 및 오믹 콘택층은 불순물을 포함하는 비정질 실리콘으로 형성되고, 상기 도전성 금속패턴, 데이터 배선과 소스 및 드레인 전극은 구리, 몰리브덴, 몰리브덴 합금, 알루미늄 및 알루미늄 합금을 포함하는 도전성 금속물질 그룹 중 선택된 하나로 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 불순물 비정질 패턴은 상기 데이터 배선과 중첩된 하부로 상기 데이터 배선과 동일한 폭으로 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 배선 및 전극의 상부로 상기 드레인 전극을 노출하는 드레인 콘택홀을 포함하는 보호막과, 상기 드레인 콘택홀을 포함하는 보호막 상에 상기 드레인 전극과 연결된 화소 전극이 더 형성된 것을 특징으로 하는 박막트랜지스터의 제 조방법.
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