CN107112364B - 半导体装置、其制造方法、及具备半导体装置的显示装置 - Google Patents

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Abstract

提供在半导体层形成的低电阻区域与栅极电极之间难以形成寄生电容的顶栅极型结构的半导体装置、其制造方法、及具备半导体装置的显示装置。从TFT(100)的低电阻区域之中对应于栅极绝缘膜的端部的第一位置(P1)朝向栅极电极(40)的下方延伸的低电阻区域的第一长度(L1)、与从第一位置(P1)到达对应于栅极电极(40)的端部的第二位置(P2)的第二长度(L2)大致相等。由此，因为降低源极区域(20s)及漏极区域(20d)与栅极电极(40)的重叠，所以寄生电容可以变小。

Description

半导体装置、其制造方法、及具备半导体装置的显示装置
技术领域
本发明是有关半导体装置、其制造方法、及具备半导体装置的显示装置，特别是关于顶栅极型结构的半导体装置、其制造方法、及具备半导体装置的显示装置。
背景技术
作为被形成于液晶显示装置的各像素形成部的开关元件，常见使用顶栅极型结构的薄膜晶体管(Thin Film Transistor：TFT)的情况。顶栅极型结构的 TFT中，栅极电极及栅极氧化膜的侧面相对于半导体层大致垂直地形成。例如，专利文献1中揭示栅极电极的侧面相对于由氧化物半导体构成的半导体层大致垂直地形成的TFT。在此情况下，通过使于半导体层上形成的氮化硅膜(SiNx) 中含有的氢在半导体层扩散，在半导体层形成成为TFT的源极区域及漏极区域的低电阻区域。另外，在专利文献2中记载具有侧面形成为锥状的栅极电极的顶栅极型结构TFT。
专利文献1：日本特开2014-30002号公报
专利文献2：日本特开2007-206698号公报
发明内容
作为用以于半导体上将氮化硅膜成膜的原料气体，使用含有许多氢原子的甲硅烷(SiH4)或氨气(NH3)。这些气体含有的氢的一部份，虽然被认为是在成膜后的氮化硅膜内作为氢自由基或氢离子而被含有，但详细的情形尚未被阐明。因此，于本说明书，将包含于氮化硅膜的氢自由基或氢离子等汇整称为「氢」。包含于氮化硅膜的氢，在氮化硅膜成膜之后的热处理工序中从氮化硅膜往半导体层扩散。在半导体层扩散的氢，通过将构成半导体层的氧化物半导体还原而生成载流子，在半导体层形成低电阻区域。
图14，是于专利文献1记载的现有的TFT500的剖面图。于氮化硅膜550 含有的氢，向着与氮化硅膜550相接的半导体层520扩散，形成低电阻区域的源极区域520s及漏极区域520d，进一步扩散向栅极电极540下方的半导体层 520。其结果，如图14所示，源极区域520s及漏极区域520d扩散到达栅极电极540下方的半导体层520的位置P1。以此方式，在栅极电极540下方的半导体层520扩展的源极区域520s及漏极区域520d，在与之间夹着栅极绝缘膜530 而对向的栅极电极540之间分别形成寄生电容。即，在栅极电极540与源极区域520s及漏极区域520d分别重叠长度D的各区域之中，形成寄生电容。
若是将如此的TFT500作为被设在液晶显示装置的各像素形成部的开关元件使用的话，因为在驱动扫描信号线之际的负荷变大，所以变成难以将液晶显示装置高速驱动、或是于液晶显示装置显示高精细的图像。另外，若是源极区域520s及漏极区域520d在栅极电极540下方进一步扩展的话，因为通道区域520c的长度(通道长度)变短，所以TFT500的运作会变得不稳定。再者，源极区域520s及漏极区域520d扩展在栅极电极540的下方整体的话，由此消灭通道区域520c，TFT500无法正常地运作。
另外，于专利文献2记载的顶栅极结构的TFT，半导体层由硅构成，于半导体层形成的源极区域及漏极区域设有LDD(Lightly doped drain)区域。但是，关于通过栅极电极与LDD区域重叠而形成的寄生电容则未被提及。
在此，本发明目的在于提供，在半导体层被形成的低电阻区域与栅极电极之间寄生电容难以形成的顶栅极型结构的半导体装置，其制造方法、及具备半导体装置的显示装置。
本发明的第一方式的半导体装置，具备：半导体层，其形成在绝缘基板上；栅极绝缘膜，其侧面呈锥状的形状且形成在所述半导体层上；栅极电极，其侧面呈锥状的形状且形成在所述栅极绝缘膜上；源极区域及漏极区域，夹着所述栅极电极分别形成在所述半导体层的两侧；氮化硅膜，形成在所述半导体层的源极区域及漏极区域上；以及源极电极层及漏极电极层，与所述源极区域及所述漏极区域分别欧姆接触欧姆接触(Ohmic contact)；所述半导体装置，其特征在于，所述源极区域及所述漏极区域；从所述源极区域及漏极区域之中对应于所述栅极绝缘膜的端部的所述半导体层上的第一位置朝向所述栅极电极的下方延伸的所述源极区域及漏极区域的第一长度、与从所述第一位置到达对应于所述栅极电极的端部的所述半导体层上的第二位置的第二长度大致相等。
本发明的第二方式，在本发明的第一方式中，其特征在于，所述第一长度与所述第二长度的差的绝对值，在0μm以上且0.5μm以下。
本发明的第三方式，在本发明的第一方式中，其特征在于，所述第一长度与所述第二长度相同或在0.5μm以下的范围的长度。
本发明的第四方式，在本发明的第一方式中，其特征在于，所述半导体层含有氧化物半导体。
本发明的第五方式，在本发明的第四方式中，其特征在于，所述氧化物半导体为氧化铟镓锌。
本发明的第六方式，在本发明的第五方式中，其特征在于，所述氧化铟镓锌具有结晶性。
本发明的第七方式的半导体装置的制造方法，所述半导体装置，具备：半导体层，形成在绝缘基板上，由氧化物半导体构成；栅极绝缘膜，侧面呈锥状的形状且形成在所述半导体层上；栅极电极，侧面呈锥状的形状且形成在所述栅极绝缘膜上；源极区域及漏极区域，由夹着所述栅极电极分别形成在所述半导体层的两侧的低电阻区域构成；氮化硅膜，形成在所述半导体层的源极区域及漏极区域上；以及源极电极层及漏极电极层，与所述源极区域及所述漏极区域分别欧姆接触；所述半导体装置的制造方法，其特征在于，包含：基于所述氮化硅膜的成膜后的热处理条件，求得从所述低电阻区域对应于所述栅极绝缘膜的端部的位置朝向所述栅极电极的下方的沟道区域延伸的第一长度的步骤；以所述第一长度、与从所述第一位置到对应于所述栅极电极的端部的所述半导体层上的第二位置的第二长度大致相等的方式，从预先求得的多个制程条件中选择通过蚀刻用以形成所述栅极电极及所述栅极绝缘膜的制程条件的步骤；在所述绝缘基板上形成所述半导体层的步骤；在所述半导体层上使所述栅极绝缘膜及成为所述栅极电极的金属膜依序成膜的步骤；在所述金属膜上形成抗蚀图案的步骤；以所述抗蚀图案作为掩膜，基于选择的制程条件将所述金属膜及所述栅极绝缘膜蚀刻，由此形成所述栅极电极及所述栅极绝缘膜的步骤；在所述源极区域及所述漏极区域上使所述氮化硅膜成膜的步骤；以及为了使所述氮化硅膜所含有的氢扩散至所述半导体层而进行热处理的步骤。
本发明的第八方式，在本发明的第七方式中，其特征在于，从所述多个制程条件中选择用以形成所述栅极电极及所述栅极绝缘膜的制程条件的步骤，包含从预先求得的多个后加热设定温度之中，选择在使所述金属膜上涂布的光阻剂图案化后形成抗蚀图案的步骤中用以使所述栅极绝缘膜的侧面倾斜角成为对应于所述第一长度的角度所需要的后加热设定温度的步骤；形成所述抗蚀图案的步骤，包含：在所述金属膜上涂布光阻剂的步骤；使所述光阻剂图案化后形成所述抗蚀图案的步骤；以及将所述抗蚀图案以所述选择的后加热设定温度进行后加热的步骤。
本发明的第九方式的显示装置，具备：多条扫描信号线，形成在绝缘基板上；多条数据信号线，与所述多条扫描信号线分别交叉；显示部，包含分别对应于所述扫描信号线与所述数据信号线的交叉点且配置成矩阵状的多个像素形成部；扫描信号线驱动电路，依序使所述扫描信号线有效后选择；数据信号线驱动电路，对所述数据信号线施加对应于图像信号的电压，所述显示装置，其特征在于，形成在所述显示部的各像素形成部，包含：本发明的第一方式所述的半导体装置；以及像素电容，通过切换所述半导体装置的导通/未导通状态保持从所述数据信号线赋予的所述图像信号；所述像素电容，由经由所述半导体装置与所述数据信号线连接的第一电极、与所述第一电极对向配置的第二电极、及通过所述第一电极与所述第二电极被夹着的绝缘层构成，形成在所述半导体装置的上方。
本发明的第十方式的显示装置，具备：多条扫描信号线，形成在绝缘基板上；多条数据信号线，与所述多条扫描信号线分别交叉；显示部，包含分别对应于所述扫描信号线与所述数据信号线的交叉点且配置成矩阵状的多个像素形成部；扫描信号线驱动电路，依序使所述扫描信号线有效后选择；数据信号线驱动电路，对所述数据信号线施加对应于图像信号的电压，所述显示装置，其特征在于，形成在所述显示部的各像素形成部，包含：本发明第一方式记载的半导体装置；以及像素电容，通过切换所述半导体装置的导通/未导通状态保持从所述数据信号线赋予的所述图像信号；所述像素电容，由经由所述半导体装置与所述数据信号线连接的第一电极、与所述第一电极对向配置的第二电极、及通过所述第一电极与所述第二电极被夹着的绝缘层构成，所述第一电极形成在比所述半导体装置的漏极区域形成的半导体层中的所述漏极区域更外侧，所述第二电极在所述半导体层上层积的绝缘膜上与所述第一电极对向般形成。
根据上述本发明的第一方式，栅极电极及栅极绝缘膜的侧面形成锥状。从源极区域及漏极区域之中对应于栅极绝缘膜的端部的第一位置朝向栅极电极的下方延伸的源极区域及漏极区域的第一长度、与从第一位置到达对应于所述栅极电极的端部的第二位置的第二长度大致相等。由此，因为降低源极区域及漏极区域与栅极电极的重叠，所以因为重叠产生的寄生电容可以变小。
根据上述本发明的第二方式，若是第一长度与第二长度的差的绝对值在 0μm以上且0.5μm以下，以寄生电容降低的状态下可使半导体装置运作。
根据上述本发明的第三方式，因为第一长度与第二长度相同、或0.5μm 以下的范围的长度，所以不使半导体装置的导通电流减少即可降低寄生电容。
根据上述本发明的第四方式，因为半导体层具有氧化物半导体层，所以可降低半导体装置的漏电流。
根据上述本发明的第五方式，氧化物半导体因为是氧化铟镓锌，所以具有与本发明的第四方式相同的效果。
根据上述本发明的第六方式，因为氧化铟镓锌具有结晶性，所以通过抑制半导体装置的阈值电压的偏差可使特性稳定。
根据上述本发明的第七方式，从氮化硅膜的形成后的热处理条件，求得从对应于栅极绝缘膜的端部的第一位置到低电阻区域的端部的第一长度，从栅极绝缘膜的蚀刻条件中，选择从第一位置到对应于栅极绝缘膜的端部的第二位置的第二长度与第一长度成为大致相等的蚀刻条件。接着，以选择的条件将栅极电极及栅极绝缘膜蚀刻。由此，因为降低栅极电极与低电阻区域的重叠，所以寄生电容可以变小。
根据上述本发明的第八方式，从栅极电极及栅极绝缘膜蚀刻之际使用的抗蚀图案的后加热设定温度之中，选择将栅极绝缘膜的倾斜角成为期望的角度的后加热设定温度。由此，栅极电极与低电阻区域的重叠降低，所以寄生电容可以变小。
根据上述本发明的第九方式，在将寄生电容降低的半导体装置作为像素形成部的开关元件使用的显示装置，因为在设计时变成不需要考虑寄生电容，所以变成可以谋求显示装置的高开孔率化及高对比度化，甚至可以谋求显示品质的提升。
根据上述本发明的第十方式，与本发明的第九方式的情形相同，谋求高开孔率化及高对比度化，可以谋求显示品质的提升。另外，为了形成像素电容，因为不需要形成新的有机层间膜、像素绝缘膜、及像素电极，所以显示装置的制造工序缩短、且也削减制造成本。
附图说明
图1是示意本发明第一实施方式的TFT的构成的俯视图及剖面图，更详细地说，(A)是TFT的俯视图，(B)是沿着(A)示意的单点划线A-A’的TFT的剖面图。
图2是示意在图1示意的TFT之中，TFT的寄生电容未形成的情况下的栅极电极与半导体层的源极区域的位置关系的剖面图。
图3是示意在图1示意的TFT之中，寄生电容形成的情况下的栅极电极与半导体层的源极区域的位置关系的TFT的剖面图。
图4是示意在图1示意的TFT之中，在栅极电极与半导体层的源极区域之间，寄生电容形成的情况下之各尺寸关系的剖面图。
图5是用以说明在图1示意的TFT之中，将重叠长度调整成0.5μm的方法的剖面图。
图6是示意在图1示意的TFT之栅极电极与半导体层的源极区域的重叠长度、与寄生电容及TFT之通道长度之间的关系的图。
图7是示意图1示意的TFT的各制造工序的工序剖面图。
图8是示意接续图7的图1示意的TFT的各制造工序的工序剖面图。
图9是示意本发明第二实施方式的液晶显示装置的构成的框图。
图10是图9示意的液晶显示装置的显示部构成的立体示意图。
图11是在构成图9示意的液晶显示装置的显示部的有源矩阵基板形成的像素形成部的构成示意图。
图12是在图9示意的液晶显示装置的有源矩阵基板形成的像素形成部的剖面的剖面示意图。
图13是在第三实施方式的液晶显示装置的有源矩阵基板形成的像素形成部的剖面的剖面示意图。
图14是具有形成有低电阻区域的半导体层的现有TFT的剖面图。
具体实施方式
＜1.第一实施方式＞
参照附图说明关于本发明第一实施方式的TFT的构成及其制造方法。
＜1.1TFT的构成＞
图1是本发明的第一实施方式的TFT100构成的俯视示意图及剖面图，更详细地说，图1(A)是TFT100的俯视图，图1(B)是沿着图1(A)所示单点链线A －A’的TFT100的剖面图。此外，在图1(A)中，为了观看方便，省略记载于图 1(B)的栅极绝缘膜30、覆盖栅极电极40与半导体层20的氮化硅膜50、及层间绝缘膜60。
如图1(A)及图1(B)所示，在玻璃基板等的绝缘基板10上，形成有半导体层20。半导体层20是由氧化物半导体构成，例如由膜厚度50～150nm的 In-Ga-Zn-O系半导体构成。In-Ga-Zn-O系半导体，是铟(In)、镓(Ga)、锌(Zn) 的三元氧化物，铟、镓、及锌的比例(成分比率)没有特别限定，也可以是例如In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。在本说明书中，说明关于使用包含In、Ga、及Zn的比例为1：1：1的In-Ga-Zn-O 系半导体作为氧化物半导体的情况。
具有由In-Ga-Zn-O系半导体构成的半导体层20的TFT100，具有呈现出高迁移率(与a-SiTFT相比超过20倍)及低漏电流(未满a-SiTFT的一百分之一)的特性。因此，TFT100适合地使用为构成显示装置的源极驱动器或栅极驱动器的驱动用TFT及构成各像素形成部的开关元件的像素用TFT。通过将具有由In-Ga-Zn-O系半导体构成的半导体层20的TFT100使用于显示装置，可以变成大幅地削减显示装置的消耗电力。
In-Ga-Zn-O系半导体，可以是非晶质，或也可以是含有结晶质部份。作为结晶质In-Ga-Zn-O系半导体，优选为c轴与层面大致垂直地定向的结晶质 In-Ga-Zn-O系半导体。如此的结晶质In-Ga-Zn-O系半导体的结晶结构，例如日本特开2012-134475号公报揭示。为了参考，日本特开2012-134475号公报的揭示内容全部引用于本说明书。TFT100的半导体层20，若是使用结晶质 In-Ga-Zn-O系半导体的话，可以更进一步抑制漏电流。
氧化物半导体，也可以是取代In-Ga-Zn-O系半导体，为其他的氧化物半导体。也可以包含例如Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、 CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如 In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。另外，半导体层20，也可以是通过将由这些氧化物半导体构成的多个半导体层层积的层积膜而构成。
在半导体层20上形成有栅极绝缘膜30。栅极绝缘膜30，通过例如两层的绝缘膜构成，从半导体层20侧依照膜厚40～60nm的氧化硅膜(SiO2)、膜厚300～400nm的氮化硅膜(SiN)的顺序层积的层积膜而构成。与半导体层 20相接的绝缘膜作为氧化硅膜的原因在于，氮化硅膜中含有的氢在半导体层20 扩散，通过还原后述的栅极电极40下方的氧化物半导体，来用以防止半导体层 20的沟道区域20c的消灭。此外，也可以取代在氧化硅膜上层积氮化硅膜，在氧化硅膜上层积氮氧化硅膜(SiONx)。
在栅极绝缘膜30上形成有栅极电极40。栅极电极40，在半导体层20 的中央部份中，延伸成与其长边方向正交，例如由两层的金属层积膜构成。具体而言，栅极电极40通过从栅极绝缘膜30侧依照膜厚20～50nm的氮化钽膜 (TaN)、200～450nm的钨膜(W)的顺序层积的层积膜而构成。此外，栅极电极40，也可以由钛膜(Ti)、铝膜(Al)及钛膜依序层积的金属层积膜、由钼膜(Mo)、钽膜(Ta)、钨膜、铜膜(Cu)的任一者构成的单层膜，或者这些单层膜的合金膜构成。
栅极绝缘膜30及栅极电极40的侧面之中，至少与半导体层20正交的侧面成为锥状，从栅极电极40到栅极绝缘膜30构成连续的一个斜面。
在栅极电极40及半导体层20上，形成有膜厚100～300nm的氮化硅膜 50。氢从与半导体层20相接的氮化硅膜50在半导体层20扩散，还原氧化物半导体后生成载流子。由此，在半导体层20形成低电阻区域。如此的在栅极电极 40的两侧形成的低电阻区域分别成为源极区域20s及漏极区域20d，在栅极电极40下方的源极区域20s与漏极区域20d间夹着的区域成为沟道区域20c。此外，为了控制源极区域20s及漏极区域20d的扩展，须将氮化硅膜50的氢含有量控制在已定的范围，关于其详细会后述。
在氮化硅膜50上，层积有由膜厚200～400nm的氧化硅(SiO2)构成的层间绝缘膜60。此外，也可以取代氧化硅膜层积氮化硅膜，作为层间绝缘膜60。
夹着栅极电极40且在其两侧贯通层间绝缘膜60及氮化硅膜50，开设分别到达半导体层20的源极区域20s及漏极区域20d的接触孔70。在各接触孔 70，形成与源极区域20s及漏极区域20d分别欧姆接触且朝向互相远离的方向 (图1(B)的左右方向)延伸的源极电极层80s与漏极电极层80d。源极电极层 80s与漏极电极层80d，由例如依照膜厚40～60nm的钛膜、膜厚150～250nm 的铝膜、膜厚40～60nm的钛膜的顺序层积的层积金属膜构成。此外，源极电极层80s及漏极电极层80d，也可以是由钛膜与铜膜层积的层积膜、由钨膜、钼膜、铝膜、钛膜、铜膜的任一者构成的单层膜、这些的合金膜、或者这些的层积膜构成。
＜1.2寄生电容＞
图2是示意未形成寄生电容的情况下的栅极电极40与半导体层20的源极区域20s之间的位置关系的TFT100的剖面图。图3是示意形成寄生电容的情况下的栅极电极40与半导体层20的源极区域20s之间的位置关系的TFT100 的剖面图。氢55从氮化硅膜50在半导体层20扩散，通过氢55在半导体层20 再扩散形成低电阻区域。在图2示意低电阻区域之中的源极区域20s，源极区域20s扩展至位置P1。此外，虽然在以下说明关于源极区域20s，但是关于漏极区域20d也是相同。
在如图2所示的情况下，示意源极区域20s的端部位置的位置P1，位于对应于形成锥状的栅极绝缘膜30的侧面端部的半导体层20上的位置P0、与对应于栅极电极40侧面的端部的半导体层20上的位置P2之间。因此，栅极电极40下方的半导体层20作为高电阻区域，成为TFT100的沟道区域20c。俯视的栅极电极40与源极区域20s之间的重叠长度D，从位置P0到位置P1的长度 L1(第一长度L1)、与从位置P0到位置P2之间的长度L2(第二长度L2)，以以下算式(1)表示。
D＝L1－L2…(1)
在此情况下，因为第二长度L2较第一长度L1长，根据以上算式(1)重叠长度D成为负值，源极区域20s与栅极电极40之间没有重叠，不形成寄生电容。但是，即使源极区域20s与栅极电极40之间重叠长度D为负值且TFT100 为偏置(OFFSET)状态，其绝对值若在0.5μm以下的话，TFT100正常地运作。但是，TFT100为导通状态时流动的漏极电流(导通电流)，与重叠长度D为正值的情况相比变小。
如图3所示，若是通过氢再扩散，源极区域20s的端部位置P1成为对应于栅极电极40的侧面的端部的半导体层20上的位置P2更内侧(图3的左侧)，第一长度L1成为比第二长度L2更长。其结果，因为从以上算式(1)重叠长度D变成正值，所以俯视的源极区域20s与栅极电极40之间产生重叠，形成寄生电容。
若是栅极电极40与源极区域20s之间产生重叠的话，TFT100正常运作，导通电流也变大。但是，重叠长度D若是大于0.5μm的话寄生电容变成过大。因此，若是将TFT100作为液晶显示装置的像素形成部的开关元件使用的话，扫描信号线驱动时的负荷变大，难以高速驱动。因此，重叠长度D须成为0.5μm 以下。另外，在第一长度L1与第二长度L2为相等的情况下，虽然重叠长度D 成为0μm，但是TFT100正常运作，导通电流的大小也与重叠长度D为正值的情况下为同程度。
如此，TFT100之第一长度L1与第二长度L2的差在-0.5μm以上0.5μm 以下(在以下记载为「-0.5～0.5μm」)的范围的值。即通过绝对值在0.5μm以下，不会产生寄生电容，或即使产生的情况其几乎没有影响。再者，若是重叠长度D为0μm以上0.5μm以下(在以下记载为「0～0.5μm」)的话，因为导通电流不会降低所以更优选。此外，在本说明书中，不只有重叠长度D成为0μm 的情况，还包含有重叠长度D成为在-0.5～0.5μm的范围的值的情况，第一长度L1与第二长度L2大致相等的情况。
图4是用以说明将TFT100中重叠长度D调整为0.5μm的方法的剖面图。如图4所示，从对应于栅极绝缘膜30的侧面端部的半导体层20的位置P0到达源极区域20s的端部位置P1的第一长度L1，通过将氮化硅膜50成膜后的热处理条件而决定。在氮化硅膜50成膜后，例如通过以220度40分钟的退火，使第一长度L1成为1.5μm。
另外，从位置P0到对应于栅极电极的侧面端部的位置P2的第二长度 L2，通过栅极绝缘膜30的膜厚与绝缘膜30的侧面的倾斜角(锥角)而决定。例如，栅极绝缘膜30的膜厚从前述记载为340～460nm。第一长度L1为约1.5μm 的情况，若是重叠长度D为约0.5μm的话，第二长度L2须为约1μm。因此，考虑栅极绝缘膜30的膜厚，以其侧面的倾斜角成为20度的制程条件蚀刻形成栅极绝缘膜30。由此，可以成为第一长度L1比第二长度L2长约0.5μm。此外，具体的蚀刻条件后述。另外，倾斜角(锥角)是指，栅极绝缘膜30的锥状的侧面与半导体层20的表面所形成的角度。
在前述说明，记载关于第一长度L1为约1.5μm、第二长度L2为约1μm 的情况。可是，因为通过氮化硅膜50的热处理条件第一长度L1在0.5～2.5μm 的范围变化，所以通过对应于此使第二长度L2在0.5～2μm的范围变化，能使重叠长度D为0～0.5μm。另外，不只有重叠长度D为正值的情况，负值的情况也可以相同地调整。如此，在更改第一长度L1及重叠长度D的情况，对应于此以前述的方法调整第二长度L2。因此，须将如以下数据预先求出。第一长度 L1，因为通过氮化硅膜50的成膜后的热处理工序的温度与时间决定，所以改变热处理工序的温度及时间，预先求得表示热处理条件与第一长度L1之间关系的数据。第二长度L2，因为通过栅极绝缘膜30的膜厚与栅极绝缘膜30的侧面倾斜角而决定，所以改变栅极绝缘膜30的膜厚、与栅极绝缘膜30形成之际的制程条件，预先求得表示与第二长度L2之间关系的数据。若是决定氮化硅膜50的热处理工序的温度与时间的话，通过从这些数据中选择栅极绝缘膜30 的膜厚、栅极绝缘膜30形成之际的制程条件，可以调整以使重叠长度D成为期望的值。
如此，为了使第二长度L2成为约1μm所须的栅极电极40及栅极绝缘膜30侧面的求得的倾斜角成为约20度。因此，从预先准备的与将栅极电极40 及栅极绝缘膜30通过蚀刻形成之际的成为掩膜的抗蚀图案的端部倾斜角(锥角)的关系中，选择栅极绝缘膜30的侧面倾斜角成为约20度的抗蚀图案的端部倾斜角，决定成为被选择的倾斜角的后加热的设定温度。如此，通过以形成的抗蚀图案为掩膜进行蚀刻，可以形成重叠长度D为约0.5μm的TFT100。由此，可以形成降低至栅极电极40与半导体层20的源极区域20s之间的寄生电容不受扫描信号线驱动的影响的程度的TFT100。
在前述说明中，虽然第一长度L1为约1.5μm，第二长度L2作为约1μm，但因为通过氮化硅膜50的热处理条件使第一长度L1在0.5～2.5μm的范围变化，所以对应于此使第二长度L2在0.5～2μm的范围变化，重叠长度D可以成为0～0.5μm。另外，重叠长度D不只在为正值的情况，即使负值的情况也可以相同地调整。
图5是源极区域20s及漏极区域20d，与栅极电极40重叠长度D为0～ 0.5μm的情况的TFT100的剖面图。图5所示各构成要素，因为与在图1(B)所示各构成要素相同，所以附加与这些相同的参照符号省略其说明。如图5所示，通过源极区域20s及漏极区域20d，与栅极电极40重叠长度D为0μm以上且 0.5μm以下，因为栅极电极40与源极区域20s或漏极区域20d的重叠产生的 TFT100的寄生电容可以为最小。
图6是示意TFT100之栅极电极40与半导体层20的源极区域20s的重叠长度D、与寄生电容及TFT100的沟道区域20c的长度(沟道长)的关系的图。如图6所示，TFT100中，栅极电极40与源极区域20s完全不重叠的时候，寄生电容为“0”，沟道长为“K”。重叠长度D成为“0”以上的时候，与长度D 呈正比增加寄生电容，相反地减少沟道长度。重叠长度D为沟道长度的1/2 即成为“K/2”的时候，因为成为从源极区域20s侧延伸的低电阻区域与从漏极区域20d侧延伸的低电阻区域在沟道区域20c的中央相接，所以寄生电容成为最大值、沟道长度成为“0”。
＜1.3氮化硅膜内的氢含有量＞
在半导体层20形成的源极区域20s及漏极区域20d的扩展，通过从氮化硅膜50在半导体层20扩散的氢的量而决定，在半导体层20扩散的氢的量，通过氮化硅膜50的氢含有量决定。因此，说明关于氮化硅膜50的氢的含有量的评估方法。
在本发明，氮化硅膜50的氢含有量通过热脱附谱法(Thermal DesorptionSpectroscopy：TDS分析法)评估。TDS分析法，是在真空中对试料(在本实施方式的氮化硅膜)一边通过照射红外光使试料的温度从80℃到700℃以1℃/ sec的速度升温，一边将从试料脱离的氢气的分压使用四极质谱仪(Quadrupole Mass Spectrometer：QMS)测定。将通过QMS求得的氢气分压基于已知的关系式转换成氢分子的分子数。如此求得的氢分子的分子数为从试料的氢的脱离量。在本说明书中，从氮化硅膜50的氢的脱离量，使用电子科学股份有限公司制的「TDS1200」测定。测定的氢的脱离量，因为被认为是与氮化硅膜50的氢含有量呈正比，所以可以作为氮化硅膜50氢的含有量的基准来使用。
在本实施方式中，作为在半导体层20供给氢的氮化硅膜50，使用以上述条件下脱离的氢分子的分子数为1×1017～5×1017分子/cm3的膜。使从氮化硅膜50脱离的氢分子的优选范围成为上述范围是根据以下的理由。分子数若是少于1×1017分子/cm3的话，因为从氮化硅膜50在半导体层20扩散的氢的量变少，所以在半导体层20形成的源极区域20s及漏极区域20d的低电阻化变得不充分。分子数若是多于5×1017分子/cm3的话，源极区域20s及漏极区域 20d的扩展产生偏差，由此TFT的每一个的寄生电容都产生偏差，或源极区域 20s及漏极区域20d在沟道区域20c的中央连接，由此TFT100成为总是导通的状态。
在本实施方式中，通过TDS分析法形成脱离的氢分子的分子数在1× 1017～5×1017分子/cm3的氮化硅膜50。由此，在半导体层20形成的源极区域20s及漏极区域20d的扩展，即可以控制以使从对应于栅极绝缘膜30的端部的半导体层20上的位置P0到达源极区域20s及漏极区域20d的端部位置P1的长度L1的偏差变少。其结果，可以控制低电阻区域与栅极电极40之间的重叠长度D至期望长度。
＜1.4TFT的制造方法＞
图7(A)～图7(C)及图8(A)～图8(C)是示意TFT100的各制造工序的工序剖面图。参照这些工序剖面图，说明TFT100的制造方法。如图7(A)所示，在玻璃板等的绝缘基板10上，使用溅镀法将由In-Ga-Zn-O系半导体构成的膜厚50～ 150nm的半导体膜21成膜。在半导体膜21上，使用光刻法形成抗蚀图案(未图示)，抗蚀图案作为掩膜将半导体膜21干式蚀刻，形成半导体层20。
如图7(B)所示，在包含有半导体层20的绝缘基板10上，使用等离子 CVD(ChemicalVapor Deposition)法将膜厚40～60nm的氧化硅膜、及膜厚300～ 400nm的氮化硅膜依序成膜，形成栅极绝缘膜30。再者，在栅极绝缘膜30上，使用溅镀法将膜厚20～50nm的氮化硅膜、及膜厚200～450nm的钨钢膜依序成膜，形成金属膜41。
接着，在金属膜41上涂上光阻剂，使用光掩膜进行图案化，在金属膜 41上形成抗蚀图案42，再进行后加热。使用的光阻剂是酚醛系的抗蚀剂，后加热的设定温度设定在100～150℃。以此条件进行后加热，抗蚀图案42的端部倾斜角成为60～80度。此外，根据后述的氮化硅膜50的成膜后的热处理条件决定的第一长度L1、与根据栅极绝缘膜30的膜厚及栅极绝缘膜的侧面倾斜角决定的第二长度L2之间的差成为期望的长度，若是从预先求得的抗蚀图案42 的端部倾斜角之中选择最合适的倾斜角的话，对应于此决定后加热设定温度。
如图7(C)所示，将抗蚀图案42作为掩膜，使用感应耦合方式(InductivelyCoupled Plasma：ICP模式)的干式蚀刻装置依照构成金属膜41的钨钢膜、氮化硅膜的顺序蚀刻、再依照构成栅极绝缘膜30的氮化硅膜及氧化硅膜的顺序蚀刻。使用的气体是使用六氟化硫(SF6)、氯气(Cl2)、及氧气(O2)的混合气体，偏功率设为1500～4500W。此时，占有混合气体的全气体流量的氧气流量比率约为40％。成为掩膜的抗蚀图案42的端部，因为形成为倾斜角成为60～ 80度，所以通过蚀刻使抗蚀图案42的端部逐渐后退。随着抗蚀图案42的端部的后退，被蚀刻的金属膜41及栅极绝缘膜30的面积变广，其侧面形成锥状的形状。由此，形成侧面成为锥状的栅极电极40及栅极绝缘膜30。
说明在栅极电极40及栅极绝缘膜30形成之际，调整其侧面的倾斜角，使重叠长度D成为期望的值的方法。栅极电极40及栅极绝缘膜30的侧面倾斜角，是根据抗蚀图案42的端部倾斜角而决定，因为抗蚀图案42的端部倾斜角是根据后加热的设定温度而决定，所以后加热的设定温度越高温则抗蚀图案42 的倾斜角越小。抗蚀图案42的倾斜角越小，则栅极电极40及栅极绝缘膜30 的侧面倾斜角也变得越小。即，后加热的设定温度越高温，栅极电极40及栅极绝缘膜30的侧面倾斜角变得越小。因此，从将后述的氮化硅膜50形成后的热处理条件预测第一长度L1，求得重叠长度D成为期望的值的第二长度L2。接着，选择后加热的设定温度，以使对应于蚀刻后的栅极绝缘膜30的端部的位置 P0与对应于栅极电极40的端部的位置P2之间的距离成为求得的第二长度L2。由此，重叠长度D可以成为期望的值。
如图8(A)所示，使用等离子CVD法，至少在栅极电极40及半导体层 20上使膜厚100～300nm的氮化硅膜50进行成膜。此时，氮化硅膜50，以通过TDS法脱离的氢分子的分子数为1×1017～5×1017分子/cm3的条件下被成膜。具体而言，例如设硅烷气体的流量为200～400sccm，氨气(NH3)的流量为300～2000sccm、氮气(N2)的流量为5000～10000sccm，RF功率为1000～ 5000W，基板温度为200～400℃，压力为500～3000mTorr。在氮化硅膜50成膜后，使氮化硅膜50含有的氢在半导体层20扩散，例如为使第一长度L1成为约1μm，以处理温度220℃、处理时间40分钟进行退火。再使用等离子CVD 法，使由膜厚200～400nm的氧化硅构成的层间绝缘膜60在氮化硅膜50上成膜。此外，氮化硅膜50的退火，也可以与在像素电极形成之际的退火等其它的热处理工序同时进行，在其情形下可以谋求制造工序的简略化。
如图8(B)所示，使用光刻法形成用以形成接触孔70的抗蚀图案(未图示)，以抗蚀图案做为掩膜将层间绝缘膜60及氮化硅膜50进行蚀刻。由此，到达半导体层20的表面的接触孔70，夹着栅极电极40在其两侧分别形成。在接触孔70内及层间绝缘膜60上，使用溅镀法使钛膜及铜膜依序成膜后的层积金属膜81进行成膜。
如图8(C)所示，使用光刻法在钛膜上形成抗蚀图案(未图示)，将抗蚀图案做为掩膜，依照钛膜、铜膜的顺序将层积金属膜81进行干式蚀刻。由此，在层间绝缘膜60上，形成有隔着接触孔70与源极区域20s欧姆接触的源极电极层80s、及与漏极区域20d欧姆接触的漏极电极层80d。源极电极层80s与漏极电极层80d在互相远离方向(图8(C)的左右方向)延伸般形成。由此，形成本实施方式的TFT100。
＜1.5效果＞
在本实施方式，控制栅极绝缘膜30的侧面倾斜角，以使从栅极绝缘膜30 的端部位置P0到达源极区域20s或漏极区域20d的端部位置P1的第一长度L1、与从栅极绝缘膜30的端部位置P0到达栅极电极40的端部位置P2的第二长度 L2成为大致相等。由此，因为在具有由氧化物半导体构成的半导体层20的 TFT100，可以降低漏电流，且栅极电极40与低电阻区域成为几乎没有重叠，所以寄生电容可以变小。具体而言，使第一长度L1与第二长度L2的差的绝对值成为0.5μm。另外，更优选的是，使源极区域20s及漏极区域20d与栅极电极40的重叠长度D成为0～0.5μm。由此，可以不使导通电流降低就使寄生电容变小。
另外，在TFT100的制造工序中，求得第二长度L2与根据氮化硅膜50 的成膜后的热处理而决定的第一长度L1成为大致相同的栅极绝缘膜30的侧面倾斜角，使用从用以形成预先求得的栅极绝缘膜30的侧面倾斜角的多个制程条件中选择的最适合的制程条件形成栅极绝缘膜30。由此，栅极电极40与低电阻区域重叠长度D成为期望的值，可以使寄生电容变小。再者，作为可以选择的条件，为了改变栅极电极40及栅极绝缘膜30形成之际的成为蚀刻掩膜的抗蚀图案42的端部倾斜角，选择后加热的设定温度。由此，可以容易地控制栅极绝缘膜30的侧面倾斜角。
＜2.第二实施方式＞
说明关于本发明的第二实施方式的液晶显示装置200。图9是示意液晶显示装置200的构成的框图。如图9所示，液晶显示装置200是具备显示部210、显示控制电路215、扫描信号线驱动电路216、及数据信号线驱动217的有源矩阵型的显示装置。
显示部210，包含n条扫描信号线G1～Gn，m条数据信号线S1～Sm，及(m×n)个像素形成部220(其中，m及n为2以上的整数)。扫描信号线 G1～Gn配置成互相平行，数据信号线S1～Sm是配置成互相平行以与扫描信号线G1～Gn正交。在扫描信号线Gi与数据信号线Sj的交点附近，配置有像素形成部220。如此的(m×n)个的像素形成部220，在行方向n个、在列方向m个而配置成二维状。扫描信号线Gi与在第i行配置的像素形成部220共通连接，数据信号线Sj与在第j列配置的像素形成部220共通连接(其中，i 为1以上n以下的整数，且j为1以上m以下的整数)。
从液晶显示装置200的外部，供给水平同步信号HSYNC、垂直同步信号VSYNC等的控制信号与显示数据DT。显示控制电路215，基于这些信号对扫描信号线驱动电路216输出时钟信号CK1、CK2及启动脉冲ST，对数据信号线驱动电路217输出控制信号SC与显示数据DT。
扫描信号线驱动电路216，依照扫描信号线G1～Gn的顺序逐一选择，一次选择一行份的像素形成部220。数据信号线驱动电路217，基于控制信号 SC与显示数据DT，对数据信号线S1～Sm赋予对应于显示数据DT的电压。由此，对应于显示数据DT的电压被写入到被选择的一行份的像素形成部220。由此，液晶显示装置200在显示部210显示图像。
＜2.1液晶面板的构成＞
图10是示意图9示意的液晶显示装置200的显示部210的构成的立体图。如图10所示，显示部210，是两片基板211、212对向地配置，在这些之间夹入液晶(未图示)。基板211、212的周围，通过以密封剂(未图示)密封以使液晶不漏出。两片基板211、212分别是形成有多个像素形成部220及用以驱动各像素形成部220的配线等的有源矩阵基板211、与形成彩色滤光片等的彩色滤光片基板212。
图11是示意在构成图10示意的显示部210的有源矩阵基板211上形成的像素形成部220的构成的图。如图11所示，各像素形成部220，包含TFT100、与连接在TFT100的漏极电极层80d的像素电容230。TFT100是与图1所示的在第一实施方式说明的TFT100相同的构成。若是扫描信号线G被施加高电平的信号的话，TFT100成为导通状态，赋予数据信号线S的图像信号被写入到像素电容230，且被保持。由此，各像素形成部220对应于被保持在像素电容230的图像信号显示图像。
图12是示意在本实施方式的液晶显示装置200的有源矩阵基板211形成的像素形成部220的剖面的剖面图。因为如图12所示在像素形成部220所含有的TFT，与在如图1所示的第一实施方式说明的TFT100有相同的构成，所以附加与图1的情形相同的参照符号于各构成要素以省略说明。为了在TFT的源极电极层80s、漏极电极层80d、及未被这些覆盖的层间绝缘膜60上，使表面平坦化后容易形成像素电容230，形成有由丙烯酸系的有机材料构成的感光性有机层间膜90。有机层间膜90，由于是通过将丙烯酸系的有机材料旋转涂布等形成的膜厚1.5～3μm的绝缘膜，使用光刻法曝光、显影后将有机层间膜90 图案化。由此，去除漏极电极层80d上的有机层间膜90，使漏极电极层80d的表面露出。
在有机层间膜90上，依序形成膜厚50～150nm的共通电极231、膜厚 50～250nm的像素绝缘膜232、及膜厚50～250nm的像素电极233。共通电极 231，将由通过溅射法成膜的氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌等构成的透明导电膜，通过使用光刻法图案化而形成。像素绝缘膜232，由通过等离子CVD法成膜的氧化硅或氮化硅构成。像素电极233，将由通过溅射法成膜后的氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌构成的透明导电膜，通过使用光刻法图案化形成。像素电极233的一端，在像素绝缘膜232图案化之际去除覆盖于漏极电极层80d的像素绝缘膜232，与露出的漏极电极层80d电连接。由此，从数据信号线S赋予的图像信号经由TFT被写入到像素电容230。由此，制造构成液晶显示装置200的有源矩阵基板211。
＜2.2效果＞
在将具有由氧化物半导体构成的半导体层20的TFT作为像素形成部220 的开关元件使用的液晶显示装置200，进行间歇性驱动的停止驱动。此时，在栅极电极40与漏极区域20d之间形成的寄生电容Cdg为大的情形，由于TFT 为未导通时产生的寄生电容Cdg造成的引入，充电至像素电容230的电荷的电位产生偏差。此偏差，因为被观察者视为显示不均，所以显示品质低落。因此，以往虽然考虑像素电容230与寄生电容Cdg的比率后设计，但是由于高精细化的进展且像素电容230变小，与寄生电容的比率的调整困难，设计的自由度减少。
但是，在第一实施方式说明的TFT100，因为栅极电极40与半导体层20 的低电阻区域几乎不重叠，所以寄生电容Cdg变小。因此，通过使用作为像素形成部220的开关元件的TFT100，在设计时变得不需要考虑像素电容230与寄生电容Cdg的比率，设计的自由度变大。由此，可以谋求液晶显示装置200的高开孔率化、高对比度化，甚至可以谋求显示品质的提升。
＜3.第三实施方式＞
本发明的第三实施方式的液晶显示装置200及显示部210的构成，因为与第二实施方式的液晶显示装置200及显示部210的构成分别相同，所以省略这些附图及说明。
图13是示意在本实施方式的液晶显示装置200的在有源矩阵基板211 形成的像素形成部220的剖面的剖面图。如图13所示，像素形成部220包含 TFT与像素电容230。图13所示的像素形成部220所含有的TFT，除了半导体层20之外，因为与在图1所示的第一实施方式说明的TFT100为相同的构成，所以将与图1的情形相同的参照符号附加于各构成要素以省略说明。在TFT的半导体层20形成的低电阻区域，不只有作为漏极区域20d的功能，也有作为漏极电极层80d及像素电容230的像素电极233的功能。因此，即使不形成新的漏极电极层80d及像素电极233，TFT的漏极电极层80d与像素电容230的像素电极233也电连接。
在本实施方式，在像素电容230的共通电极231之间夹着氮化硅膜50 及层间绝缘膜60，与半导体层20的低电阻区域对向且形成在层间绝缘膜60上。共通电极231，与第二实施方式的情形相同，由通过溅射法成膜的氧化铟锡 (ITO)、氧化铟锌(IZO)、氧化锌等的氧化物导电体构成，通过膜厚5～150nm 的透明导电膜形成。由此，在像素电容230，从数据信号线S赋予的图像信号经由TFT100充电并保持。由此，制造构成液晶显示装置200的有源矩阵基板211。
＜3.1效果＞
根据本实施方式，与第二实施方式的情形相同，因为设计上的自由度变大，所以可以谋求液晶显示装置200的高开孔率化、高对比度化，甚至可以谋求显示品质的提升。
另外，虽然在第二实施方式的液晶显示装置200，有必要形成有机层间膜90、像素绝缘膜232、及像素电极233，但是在本实施方式可以不需要这些或使用半导体层20。因此，本实施方式的液晶显示装置200，制造工序缩短且也削减制造成本。
本发明是适用难以形成寄生电容的顶栅型结构的半导体装置、及通过具备该半导体装置可以高速驱动、及高精细度的图像显示的显示装置。
附图标记的说明
10 绝缘基板
20 半导体层
20s 源极区域(低电阻区域)
20d 漏极区域(低电阻区域)
20c 沟道区域
30 栅极绝缘膜
41 金属膜
42 抗蚀图案
40 栅极电极
50 氮化硅膜
55 氢
60 层间绝缘膜
80s 源极电极层
80d 漏极电极层
100 TFT(半导体装置)
200 液晶显示装置
200 像素形成部
230 像素电容
231 共通电极(第一电极)
232 像素绝缘膜(绝缘层)
233 像素电极(第二电极)
P1 第一位置
P2 第二位置
L1 第一长度
L2 第二长度
D 重叠长度

Claims (7)

1.一种半导体装置，其特征在于，具备：
半导体层，形成在绝缘基板上；
栅极绝缘膜，侧面呈锥状的形状且形成在所述半导体层上；
栅极电极，侧面呈锥状的形状且形成在所述栅极绝缘膜上；
源极区域及漏极区域，隔着所述栅极电极分别形成在所述半导体层的两侧；
氮化硅膜，形成在所述半导体层的源极区域及漏极区域上；以及
源极电极层及漏极电极层，与所述源极区域及所述漏极区域分别欧姆接触；其中
所述源极区域及所述漏极区域，由通过在所述氮化硅膜所含有的氢还原形成的低电阻区域构成；
从所述低电阻区域之中对应于所述栅极绝缘膜的端部的所述半导体层上的第一位置朝向所述栅极电极的下方延伸的所述低电阻区域的第一长度、与从所述第一位置到对应于所述栅极电极的端部的所述半导体层上的第二位置的第二长度的差的绝对值在0μm以上且0.5μm以下。
2.如权利要求1所述的半导体装置，其特征在于，所述半导体层含有氧化物半导体。
3.如权利要求2所述的半导体装置，其特征在于，所述氧化物半导体为氧化铟镓锌。
4.如权利要求3所述的半导体装置，其特征在于，所述氧化铟镓锌具有结晶性。
5.一种半导体装置的制造方法，其特征在于，所述半导体装置，具备：
半导体层，形成在绝缘基板上，由氧化物半导体构成；
栅极绝缘膜，侧面呈锥状的形状且形成在所述半导体层上；
栅极电极，侧面呈锥状的形状且形成在所述栅极绝缘膜上；
源极区域及漏极区域，由夹着所述栅极电极分别形成在所述半导体层的两侧的低电阻区域构成；
氮化硅膜，形成在所述半导体层的源极区域及漏极区域上；以及
源极电极层及漏极电极层，与所述源极区域及所述漏极区域分别欧姆接触；
所述半导体装置的制造方法，包含：
基于所述氮化硅膜的成膜后的热处理条件，求得从所述低电阻区域之中对应于所述栅极绝缘膜的端部的所述半导体层上的第一位置朝向所述栅极电极的下方延伸的所述低电阻区域的第一长度的步骤；
从预先求得的多个制程条件中选择用以形成所述第一长度、与从所述第一位置到对应于所述栅极电极的端部的所述半导体层上的第二位置的第二长度的差的绝对值成为0μm以上且0.5μm以下的所述栅极电极及所述栅极绝缘膜的制程条件的步骤；
在所述绝缘基板上形成所述半导体层的步骤；
在所述半导体层上使所述栅极绝缘膜及成为所述栅极电极的金属膜依序成膜的步骤；
在所述金属膜上形成抗蚀图案的步骤；
以所述抗蚀图案作为掩膜，基于选择的制程条件将所述金属膜及所述栅极绝缘膜蚀刻，由此形成所述栅极电极及所述栅极绝缘膜的步骤；
在所述源极区域及所述漏极区域上使所述氮化硅膜成膜的步骤；以及
为了使所述氮化硅膜所含有的氢扩散至所述半导体层而进行热处理的步骤。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，
从所述多个制程条件中选择用以形成所述栅极电极及所述栅极绝缘膜的制程条件的步骤，包含从预先求得的多个后加热设定温度之中，选择在使所述金属膜上涂布的光阻剂图案化后形成抗蚀图案的步骤中用以使所述栅极绝缘膜的侧面倾斜角成为对应于所述第一长度的角度所需要的后加热设定温度的步骤；
形成所述抗蚀图案的步骤，包含：
在所述金属膜上涂布光阻剂的步骤；
使所述光阻剂图案化后形成所述抗蚀图案的步骤；以及
将所述抗蚀图案以所述选择的后加热设定温度进行后加热的步骤。
7.一种显示装置，其特征在于，具备：
多条扫描信号线，形成在绝缘基板上；
多条数据信号线，与所述多条扫描信号线分别交叉；
显示部，包含分别对应于所述扫描信号线与所述数据信号线的交叉点且配置成矩阵状的多个像素形成部；
扫描信号线驱动电路，依序使所述扫描信号线有效后选择；
数据信号线驱动电路，对所述数据信号线施加对应于图像信号的电压；其中
形成在所述显示部的各像素形成部，包含：
半导体装置；以及
像素电容，切换所述半导体装置的导通/未导通状态，由此保持从所述数据信号线赋予的所述图像信号；其中
所述半导体装置是权利要求1至4中任一项所述的半导体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323246A1 (en) * 2017-05-02 2018-11-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light-emitting diode display panel and manufacturing method thereof
JP6828595B2 (ja) * 2017-05-29 2021-02-10 三菱電機株式会社 半導体装置の製造方法
TW201919130A (zh) * 2017-11-13 2019-05-16 友達光電股份有限公司 畫素結構、半導體結構的製造方法及半導體元件的製造方法
CN108646489A (zh) * 2018-06-06 2018-10-12 深圳市华星光电半导体显示技术有限公司 液晶显示器及移动终端
US11397366B2 (en) 2018-08-10 2022-07-26 E Ink California, Llc Switchable light-collimating layer including bistable electrophoretic fluid
CN112470066A (zh) * 2018-08-10 2021-03-09 伊英克加利福尼亚有限责任公司 用于包括双稳态电泳流体的可切换的光准直层的驱动波形
KR102521143B1 (ko) 2018-08-10 2023-04-12 이 잉크 캘리포니아 엘엘씨 리플렉터를 갖는 전환가능한 광 시준층
CN109309099B (zh) * 2018-09-21 2020-05-12 武汉华星光电半导体显示技术有限公司 一种柔性显示装置及其制备方法
CN110783204B (zh) * 2019-10-29 2022-04-12 南京京东方显示技术有限公司 一种双沟道立体tft器件、显示面板及其制造方法
CN115224118A (zh) * 2021-04-21 2022-10-21 长鑫存储技术有限公司 半导体结构及半导体结构的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614782A (zh) * 1998-11-17 2005-05-11 株式会社半导体能源研究所 制造半导体器件的方法
US20070224740A1 (en) * 2006-03-23 2007-09-27 Kaichi Fukuda Thin-film transistor and method of fabricating the same
US20080303020A1 (en) * 2007-05-29 2008-12-11 Hyun-Soo Shin Thin film transistor, flat panel display device having the same, and associated methods
CN103367459A (zh) * 2012-03-28 2013-10-23 索尼公司 半导体装置和电子设备
CN104025269A (zh) * 2012-11-12 2014-09-03 深圳市柔宇科技有限公司 一种自对准金属氧化物薄膜晶体管器件及制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383346A (ja) * 1989-08-28 1991-04-09 Fujitsu Ltd 半導体装置
US5738731A (en) * 1993-11-19 1998-04-14 Mega Chips Corporation Photovoltaic device
TW381187B (en) * 1997-09-25 2000-02-01 Toshiba Corp Substrate with conductive films and manufacturing method thereof
JP4801249B2 (ja) * 1999-11-19 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3753613B2 (ja) * 2000-03-17 2006-03-08 セイコーエプソン株式会社 電気光学装置及びそれを用いたプロジェクタ
TW521226B (en) * 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
US7662677B2 (en) * 2000-04-28 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
TW502236B (en) * 2000-06-06 2002-09-11 Semiconductor Energy Lab Display device
US7078321B2 (en) * 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4939690B2 (ja) * 2001-01-30 2012-05-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4256087B2 (ja) * 2001-09-27 2009-04-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20040227197A1 (en) * 2003-02-28 2004-11-18 Shinji Maekawa Composition of carbon nitride, thin film transistor with the composition of carbon nitride, display device with the thin film transistor, and manufacturing method thereof
KR101227602B1 (ko) 2006-02-02 2013-01-29 삼성전자주식회사 필드 순차형 영상 표시 장치 및 그 구동 방법
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US8183763B2 (en) * 2008-07-08 2012-05-22 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of fabricating the same
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
KR101749387B1 (ko) 2010-12-03 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9240491B2 (en) * 2011-07-07 2016-01-19 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
US8716073B2 (en) * 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
WO2014002920A1 (en) 2012-06-29 2014-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101970540B1 (ko) * 2012-11-15 2019-08-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
US9640669B2 (en) 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
KR102380829B1 (ko) 2014-04-23 2022-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614782A (zh) * 1998-11-17 2005-05-11 株式会社半导体能源研究所 制造半导体器件的方法
US20070224740A1 (en) * 2006-03-23 2007-09-27 Kaichi Fukuda Thin-film transistor and method of fabricating the same
US20080303020A1 (en) * 2007-05-29 2008-12-11 Hyun-Soo Shin Thin film transistor, flat panel display device having the same, and associated methods
CN103367459A (zh) * 2012-03-28 2013-10-23 索尼公司 半导体装置和电子设备
CN104025269A (zh) * 2012-11-12 2014-09-03 深圳市柔宇科技有限公司 一种自对准金属氧化物薄膜晶体管器件及制造方法

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