JPH06349855A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH06349855A JPH06349855A JP16025893A JP16025893A JPH06349855A JP H06349855 A JPH06349855 A JP H06349855A JP 16025893 A JP16025893 A JP 16025893A JP 16025893 A JP16025893 A JP 16025893A JP H06349855 A JPH06349855 A JP H06349855A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて、ソース／ドレイ
ン領域へのコンタクトの方法を改良する。 【構成】 概略三角形状の絶縁物２２によって、ソース
／ドレイン領域へのコンタクト部を自己整合的に決め
る。この構成をとることにより、マスク合わせを行わず
に２５の距離を決めることができ、しかもその距離を短
くできるので、ソース／ドレイン領域の抵抗があまり問
題とならない構成を実現できる。
ン領域へのコンタクトの方法を改良する。 【構成】 概略三角形状の絶縁物２２によって、ソース
／ドレイン領域へのコンタクト部を自己整合的に決め
る。この構成をとることにより、マスク合わせを行わず
に２５の距離を決めることができ、しかもその距離を短
くできるので、ソース／ドレイン領域の抵抗があまり問
題とならない構成を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（薄膜トランジ
スタ）の構造、及びその作製方法に関する。さらにその
ようなＴＦＴを利用した半導体装置に関する。
スタ）の構造、及びその作製方法に関する。さらにその
ようなＴＦＴを利用した半導体装置に関する。
【０００２】
【従来の技術】従来より、アクティブマトリックス型の
液晶表示装置やイメージセンサー等のガラス基板上に集
積化された装置にＴＦＴ（薄膜トランジスタ）を利用す
る構成が広く知られている。図６に従来のＴＦＴの断面
の概略を示す。図６（Ａ）に示されているのは、ガラス
基板上に設けられた薄膜珪素半導体を用いた絶縁ゲイト
型電界効果トランジスタ（以下単にＴＦＴという）であ
る。図６（Ａ）において、６１がガラス基板であり、こ
のガラス基板６１上に下地の酸化珪素膜６２（２０００
Å厚程度）が形成され、さらにその上にソース／ドレイ
ン領域６３、６５とチャネル形成領域６４とが設けられ
た珪素半導体膜により構成される活性層が形成されてい
る。この珪素半導体膜は、１０００Å程度の厚さであ
り、非晶質（アモツファス）または結晶性（多結晶や微
結晶）を有している。
液晶表示装置やイメージセンサー等のガラス基板上に集
積化された装置にＴＦＴ（薄膜トランジスタ）を利用す
る構成が広く知られている。図６に従来のＴＦＴの断面
の概略を示す。図６（Ａ）に示されているのは、ガラス
基板上に設けられた薄膜珪素半導体を用いた絶縁ゲイト
型電界効果トランジスタ（以下単にＴＦＴという）であ
る。図６（Ａ）において、６１がガラス基板であり、こ
のガラス基板６１上に下地の酸化珪素膜６２（２０００
Å厚程度）が形成され、さらにその上にソース／ドレイ
ン領域６３、６５とチャネル形成領域６４とが設けられ
た珪素半導体膜により構成される活性層が形成されてい
る。この珪素半導体膜は、１０００Å程度の厚さであ
り、非晶質（アモツファス）または結晶性（多結晶や微
結晶）を有している。
【０００３】そして活性層上にはゲイト絶縁膜を構成す
る酸化珪素膜６６が１０００Å程度の厚さで形成されて
いる。そしてゲイト電極６７がアルミニウムで形成さ
れ、このゲイト電極６７の周囲には、アルミの陽極酸化
によって形成された酸化物層６８が厚さ２０００Å程度
の厚さで形成されている。さらに層間絶縁物６９が酸化
珪素等で形成され、ソース／ドイレイ電極７０、７１と
ゲイト電極６７へのコンタクトホール７２が形成されて
いる。図６（Ａ）において、ゲイト電極６７へのコンタ
クトホール７２は、紙面向う側あるいは手前側（即ちソ
ース／ドレイン電極７０、７１と同一平面上にはない）
に存在する。
る酸化珪素膜６６が１０００Å程度の厚さで形成されて
いる。そしてゲイト電極６７がアルミニウムで形成さ
れ、このゲイト電極６７の周囲には、アルミの陽極酸化
によって形成された酸化物層６８が厚さ２０００Å程度
の厚さで形成されている。さらに層間絶縁物６９が酸化
珪素等で形成され、ソース／ドイレイ電極７０、７１と
ゲイト電極６７へのコンタクトホール７２が形成されて
いる。図６（Ａ）において、ゲイト電極６７へのコンタ
クトホール７２は、紙面向う側あるいは手前側（即ちソ
ース／ドレイン電極７０、７１と同一平面上にはない）
に存在する。
【０００４】図５（Ａ）に示す構造は、アルミニウムの
ゲイト電極６７の陽極酸化によって形成されたゲイト電
極６７周囲の酸化物層６８の厚さ７３によって、自己整
合的にオフセットゲイト領域を形成できる点が特徴であ
る。即ち、酸化物層６８を形成した後において、ソース
／ドレイン領域を構成するための不純物イオンの注入を
行うことによって、酸化物層６８の厚さの分をオフセッ
ト領域として形成することができる。
ゲイト電極６７の陽極酸化によって形成されたゲイト電
極６７周囲の酸化物層６８の厚さ７３によって、自己整
合的にオフセットゲイト領域を形成できる点が特徴であ
る。即ち、酸化物層６８を形成した後において、ソース
／ドレイン領域を構成するための不純物イオンの注入を
行うことによって、酸化物層６８の厚さの分をオフセッ
ト領域として形成することができる。
【０００５】しかしながら、実際には不純物の拡散があ
るので、ソース／ドレイン領域６３、６５とチャネル形
成領域６４との境界は、酸化物層６８の端部に対応する
所よりチャネル形成側によった部分となる。従って、そ
の分を考慮して酸化物層６８の厚さを決めなければなら
ない。即ち、一般的には所定のオフセットゲイトの長さ
より厚く酸化物層６８を形成しなければならない。
るので、ソース／ドレイン領域６３、６５とチャネル形
成領域６４との境界は、酸化物層６８の端部に対応する
所よりチャネル形成側によった部分となる。従って、そ
の分を考慮して酸化物層６８の厚さを決めなければなら
ない。即ち、一般的には所定のオフセットゲイトの長さ
より厚く酸化物層６８を形成しなければならない。
【０００６】また、ソース／ドレイン領域６３、６５へ
のコンタクトホールの形成を行う場合、エッチングし過
ぎると、酸化珪素膜６６との界面を中心にコンタクトホ
ール周辺部がエッチングされてしまう。すると、７０、
７１のアルミ電極を形成した場合に、エッチングされた
周辺部へアルミが拡散し、時にはチャネル形成領域６４
付近へもアルミが拡散してＴＦＴの特性や信頼性を低下
させてしまう。
のコンタクトホールの形成を行う場合、エッチングし過
ぎると、酸化珪素膜６６との界面を中心にコンタクトホ
ール周辺部がエッチングされてしまう。すると、７０、
７１のアルミ電極を形成した場合に、エッチングされた
周辺部へアルミが拡散し、時にはチャネル形成領域６４
付近へもアルミが拡散してＴＦＴの特性や信頼性を低下
させてしまう。
【０００７】一方、ソース／ドレイン領域へのコンタク
ト部とチャネル形成領域６４との間の距離７４が大きい
場合、ソース／ドレイン領域のシート抵抗が問題とな
る。この問題を解決するには、７４で示される距離を短
くする方法が考えられるが、マスク合わせの精度の問題
であまり短くすることはできない。特に基板としてガラ
ス基板を用いた場合には、加熱工程におけるガラス基板
の縮みが問題尾となるので、マスク合わせの問題が重大
な問題となる。例えば、１０ｃｍ角以上のガラス基板に
対して、６００度程度の熱処理を加えると、数μｍ程度
は簡単に縮んでしまう。従って、７４で示される距離は
２０μｍ程度としてマージンをとっているのが現状であ
る。
ト部とチャネル形成領域６４との間の距離７４が大きい
場合、ソース／ドレイン領域のシート抵抗が問題とな
る。この問題を解決するには、７４で示される距離を短
くする方法が考えられるが、マスク合わせの精度の問題
であまり短くすることはできない。特に基板としてガラ
ス基板を用いた場合には、加熱工程におけるガラス基板
の縮みが問題尾となるので、マスク合わせの問題が重大
な問題となる。例えば、１０ｃｍ角以上のガラス基板に
対して、６００度程度の熱処理を加えると、数μｍ程度
は簡単に縮んでしまう。従って、７４で示される距離は
２０μｍ程度としてマージンをとっているのが現状であ
る。
【０００８】さらにまた、前述のソース／ドレイン領域
へのコンタクトホールの形成におけるオーバーエッチン
グの問題を考えると、７４で示される距離を無闇に短く
することはできない。以上述べたように、従来のＴＦＴ
においては、 （１）ソース／ドレイン領域へのコンタクトホールの形
成が問題となる。 （２）（１）に関連してコンタクトホールの位置をチャ
ネル形成領域近くに形成できないので、ソース／ドレイ
ン領域のシート抵抗が問題となる。
へのコンタクトホールの形成におけるオーバーエッチン
グの問題を考えると、７４で示される距離を無闇に短く
することはできない。以上述べたように、従来のＴＦＴ
においては、 （１）ソース／ドレイン領域へのコンタクトホールの形
成が問題となる。 （２）（１）に関連してコンタクトホールの位置をチャ
ネル形成領域近くに形成できないので、ソース／ドレイ
ン領域のシート抵抗が問題となる。
【０００９】また、上記（１）、（２）に示すような図
６（Ａ）に示すＴＦＴの問題を解決する構造として、図
６（Ｂ）に示すような構造のＴＦＴが提案されている。
このＴＦＴは、図６（Ａ）のＴＦＴと同様なアルミニウ
ムを主成分とするゲイト電極６７の周囲に陽極酸化工程
によって、酸化物層６８を形成し、この酸化物層６８に
密接してソース／ドレイン電極７０、７１を設けたもの
である。しかし、この構造では、ソース／ドレイン電極
７０、７１とゲイト電極６７とが酸化物層６８のみを介
して存在することになるので、酸化物層６８を介しての
寄生容量が問題となり、動作の不安定さ、信頼性の低下
が発生してしまう。この問題を解決するには、酸化物層
６８の厚さを厚くすればよいのであるが、酸化物層６８
の厚さは、オフセットゲイトの長さを決めるものである
ので、無闇に厚くすることはできない。
６（Ａ）に示すＴＦＴの問題を解決する構造として、図
６（Ｂ）に示すような構造のＴＦＴが提案されている。
このＴＦＴは、図６（Ａ）のＴＦＴと同様なアルミニウ
ムを主成分とするゲイト電極６７の周囲に陽極酸化工程
によって、酸化物層６８を形成し、この酸化物層６８に
密接してソース／ドレイン電極７０、７１を設けたもの
である。しかし、この構造では、ソース／ドレイン電極
７０、７１とゲイト電極６７とが酸化物層６８のみを介
して存在することになるので、酸化物層６８を介しての
寄生容量が問題となり、動作の不安定さ、信頼性の低下
が発生してしまう。この問題を解決するには、酸化物層
６８の厚さを厚くすればよいのであるが、酸化物層６８
の厚さは、オフセットゲイトの長さを決めるものである
ので、無闇に厚くすることはできない。
【００１０】
【発明が解決しようとする課題】本発明は、上記のよう
な問題を解決し、ソース／ドレイン領域へのコンタクト
ホールをチャネル形成領域に違い位置に正確に形成する
こと、さらには信頼性の高いＴＦＴを得ることを課題と
する。
な問題を解決し、ソース／ドレイン領域へのコンタクト
ホールをチャネル形成領域に違い位置に正確に形成する
こと、さらには信頼性の高いＴＦＴを得ることを課題と
する。
【００１１】
【課題を解決するための手段】図１を用いて本発明を説
明する。アルミニウムを主成分とするゲイト電極１５の
周囲にはアルミニュームの酸化物層１６が形成されてお
り、さらにその周囲に概略三角形状の絶縁物（酸化珪
素）２２が設けられており、この絶縁物２２によってソ
ース／ドレイン領域１７、１９と電極２３、２４とのコ
ンタクト位置が決定されている。この概略三角形状の絶
縁物は、酸化珪素膜２０を成膜した後、垂直方向に異方
性を有するエッチング（垂直方向が選択的にエッチング
される）を行うことによって、２１で示される部分に形
成される。
明する。アルミニウムを主成分とするゲイト電極１５の
周囲にはアルミニュームの酸化物層１６が形成されてお
り、さらにその周囲に概略三角形状の絶縁物（酸化珪
素）２２が設けられており、この絶縁物２２によってソ
ース／ドレイン領域１７、１９と電極２３、２４とのコ
ンタクト位置が決定されている。この概略三角形状の絶
縁物は、酸化珪素膜２０を成膜した後、垂直方向に異方
性を有するエッチング（垂直方向が選択的にエッチング
される）を行うことによって、２１で示される部分に形
成される。
【００１２】この概略三角形状の絶縁物２２の寸法特に
２５で示される寸法は、予め成膜される絶縁物２０の厚
さと、エッチング条件と、ゲイト電極１５の高さ（この
場合絶縁層１６の厚さも含まれる）とによって決定され
る。２５の値は２０００Å〜２００００Å程度が一般的
であるが、実施態様に合わせて決めればよい。また、こ
の絶縁物２２の形状は、三角形状に限定されるものでは
なく、酸化物２０のステップカバレージや膜厚によって
その形状が変化する。例えば、２５で示す寸法を短くし
た場合は、方形状となる。しかし、簡単のため以下明細
書中では、２２のことを図面に示すように概略三角形状
の絶縁物ということとする。
２５で示される寸法は、予め成膜される絶縁物２０の厚
さと、エッチング条件と、ゲイト電極１５の高さ（この
場合絶縁層１６の厚さも含まれる）とによって決定され
る。２５の値は２０００Å〜２００００Å程度が一般的
であるが、実施態様に合わせて決めればよい。また、こ
の絶縁物２２の形状は、三角形状に限定されるものでは
なく、酸化物２０のステップカバレージや膜厚によって
その形状が変化する。例えば、２５で示す寸法を短くし
た場合は、方形状となる。しかし、簡単のため以下明細
書中では、２２のことを図面に示すように概略三角形状
の絶縁物ということとする。
【００１３】また図１に示すＴＦＴでは、ゲイト電極周
囲に絶縁層１６が形成されているが、この絶縁層が形成
されておらず、ゲイト電極に密接して絶縁物２２を設け
る構成としてもよい。
囲に絶縁層１６が形成されているが、この絶縁層が形成
されておらず、ゲイト電極に密接して絶縁物２２を設け
る構成としてもよい。
【作用】ゲイト電極の側面に概略三角形状の絶縁物を自
己整合的に設けることで、ソース／ドレイン領域へのコ
ンタクトホールの形成が不要になる。また、この概略三
角形状の絶縁物によって、ソース／ドレイン領域へのコ
ンタクト位置をチャネル形成領域に近い所に設けること
ができる。
己整合的に設けることで、ソース／ドレイン領域へのコ
ンタクトホールの形成が不要になる。また、この概略三
角形状の絶縁物によって、ソース／ドレイン領域へのコ
ンタクト位置をチャネル形成領域に近い所に設けること
ができる。
【００１４】
【実施例】〔実施例１〕図１に本実施例のＴＦＴの概略
の作製工程を示す。本実施例で作製するのは、Ｎチャネ
ル型ＴＦＴであるが、ソース／ドレイン領域をＰ型半導
体で構成すればＰチャネル型ＴＦＴとできることはいう
までもない。また、以下の実施例の説明においては、半
導体として珪素半導体を用いる例を説明するが、他の半
導体を用いることもできる。本実施例のＴＦＴは、液晶
表示装置の画素に設けられるＴＦＴや周辺回路に利用さ
れるＴＦＴ、さらにはイメージセンサやその他集積回路
に利用することができる。
の作製工程を示す。本実施例で作製するのは、Ｎチャネ
ル型ＴＦＴであるが、ソース／ドレイン領域をＰ型半導
体で構成すればＰチャネル型ＴＦＴとできることはいう
までもない。また、以下の実施例の説明においては、半
導体として珪素半導体を用いる例を説明するが、他の半
導体を用いることもできる。本実施例のＴＦＴは、液晶
表示装置の画素に設けられるＴＦＴや周辺回路に利用さ
れるＴＦＴ、さらにはイメージセンサやその他集積回路
に利用することができる。
【００１５】本実施例においては、基板１１としてガラ
ス基板を用いる。まずガラス基板１１上に下地膜１２と
して酸化珪素膜を２０００Åの厚さにスパッタ法によっ
て成膜する。つぎに非晶質珪素膜１３をプラズマＣＶＤ
法によって１０００Åの厚さに成膜する。この非晶質珪
素膜１３の成膜方法や膜厚は実施態様によって決定され
るものであり、特に限定されるものではない。また結晶
性を有する珪素膜（例えば微結晶珪素膜や多結晶珪素
膜）を利用することもできる。
ス基板を用いる。まずガラス基板１１上に下地膜１２と
して酸化珪素膜を２０００Åの厚さにスパッタ法によっ
て成膜する。つぎに非晶質珪素膜１３をプラズマＣＶＤ
法によって１０００Åの厚さに成膜する。この非晶質珪
素膜１３の成膜方法や膜厚は実施態様によって決定され
るものであり、特に限定されるものではない。また結晶
性を有する珪素膜（例えば微結晶珪素膜や多結晶珪素
膜）を利用することもできる。
【００１６】つぎに、非晶質珪素膜１３を結晶化させ、
結晶性珪素膜とする。結晶化は、６００度、２４時間の
加熱によって行った。そして、素子間分離のためのパタ
ーニングを行ない、活性層領域を確定した。活性層領域
とは、ソース／ドレイン領域とチャネル形成領域とが形
成される島状の半導体領域のことである。
結晶性珪素膜とする。結晶化は、６００度、２４時間の
加熱によって行った。そして、素子間分離のためのパタ
ーニングを行ない、活性層領域を確定した。活性層領域
とは、ソース／ドレイン領域とチャネル形成領域とが形
成される島状の半導体領域のことである。
【００１７】つぎにゲイト絶縁膜となる酸化珪素膜１４
を１０００Åの厚さにスパッタ法によって成膜する。こ
の酸化珪素膜１４の成膜は、有機シラン（例えばＴＥＯ
Ｓ）と酸素とを用いたプラズマＣＶＤ法によるものでも
よい。つぎにゲイト電極となるアルミニウム膜を６００
０〜８０００Å、本実施例では６０００Åの厚さに成膜
する。なお、このアルミニウム膜には珪素を０．１〜２
％程度含ませた。またゲイト電極としては、珪素を主成
分としたもの、珪素と金属とのシリサイド、珪素と金属
との積層体を用いることができる。
を１０００Åの厚さにスパッタ法によって成膜する。こ
の酸化珪素膜１４の成膜は、有機シラン（例えばＴＥＯ
Ｓ）と酸素とを用いたプラズマＣＶＤ法によるものでも
よい。つぎにゲイト電極となるアルミニウム膜を６００
０〜８０００Å、本実施例では６０００Åの厚さに成膜
する。なお、このアルミニウム膜には珪素を０．１〜２
％程度含ませた。またゲイト電極としては、珪素を主成
分としたもの、珪素と金属とのシリサイド、珪素と金属
との積層体を用いることができる。
【００１８】つぎに、アルミニウム膜をパターニングし
て、ゲイト電極１５を形成する。さらにこのアルミニウ
ムよりなるゲイト電極１５の表面を陽極酸化して、表面
に酸化物層１６を形成する。この陽極酸化は、酒石酸が
１〜５％含まれたエチレングリコール溶液中で行った。
本実施例においては、この酸化物層１６の側面での厚さ
２６が２０００Åであり、この厚さを利用して後の不純
物イオン注入工程において、オフセットゲイト領域を形
成する。こうして、図１（Ａ）に示す形状を得る。
て、ゲイト電極１５を形成する。さらにこのアルミニウ
ムよりなるゲイト電極１５の表面を陽極酸化して、表面
に酸化物層１６を形成する。この陽極酸化は、酒石酸が
１〜５％含まれたエチレングリコール溶液中で行った。
本実施例においては、この酸化物層１６の側面での厚さ
２６が２０００Åであり、この厚さを利用して後の不純
物イオン注入工程において、オフセットゲイト領域を形
成する。こうして、図１（Ａ）に示す形状を得る。
【００１９】次にＮ型の導電型を付与するための不純物
Ｐ（燐）をイオン注入法により、活性層として形成され
た結晶性珪素膜１３にドーピングする。この際、ゲイト
電極１５とその周囲の酸化物層１６がマスクとなり、自
己整合的にソース／ドレイン領域１７、１９とチャネル
形成領域１８とが形成される。この後ドーピングされた
Ｐを活性化するのと結晶化の劣化した珪素膜のアニール
を行うために、レーザー光の照射によるアニールを行
う。このアニールは、赤外光の照射によるランプアニー
ルによるものでもよい。また公知の加熱によるものでも
よい。しかし、赤外線（例えば1.2 μｍの赤外線）によ
るアニールは、赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射を
数秒間にすることができるので、ガラス基板の縮みの問
題に大して有利である。なおこの際、Ｐはチャネル形成
領域の方に多少拡散するので、ソース／ドレイン領域１
７、１９とチャネル形成領域１８との界面は、酸化物層
１６よりもチャネル形成領域１８側にシフトした位置に
存在する。
Ｐ（燐）をイオン注入法により、活性層として形成され
た結晶性珪素膜１３にドーピングする。この際、ゲイト
電極１５とその周囲の酸化物層１６がマスクとなり、自
己整合的にソース／ドレイン領域１７、１９とチャネル
形成領域１８とが形成される。この後ドーピングされた
Ｐを活性化するのと結晶化の劣化した珪素膜のアニール
を行うために、レーザー光の照射によるアニールを行
う。このアニールは、赤外光の照射によるランプアニー
ルによるものでもよい。また公知の加熱によるものでも
よい。しかし、赤外線（例えば1.2 μｍの赤外線）によ
るアニールは、赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射を
数秒間にすることができるので、ガラス基板の縮みの問
題に大して有利である。なおこの際、Ｐはチャネル形成
領域の方に多少拡散するので、ソース／ドレイン領域１
７、１９とチャネル形成領域１８との界面は、酸化物層
１６よりもチャネル形成領域１８側にシフトした位置に
存在する。
【００２０】次に酸化珪素膜２０を６０００Åの厚さに
スパッタ法によって成膜する。この酸化珪素膜２０の成
膜方法としては、スパッタ法の他にＴＥＯＳと酸素とを
用いたプラズマＣＶＤ法によるものでもよい。この酸化
珪素膜は、段差が大きいゲイト電極１５の上方におい
て、図１（Ｂ）に示すような形状となる。これは程度の
問題であって、酸化珪素膜２０のスッテプカバレージや
膜厚によって変化する。
スパッタ法によって成膜する。この酸化珪素膜２０の成
膜方法としては、スパッタ法の他にＴＥＯＳと酸素とを
用いたプラズマＣＶＤ法によるものでもよい。この酸化
珪素膜は、段差が大きいゲイト電極１５の上方におい
て、図１（Ｂ）に示すような形状となる。これは程度の
問題であって、酸化珪素膜２０のスッテプカバレージや
膜厚によって変化する。
【００２１】次に、公知のＲＩＥ法による異方性ドライ
エッチングを行うことによって、この酸化珪素膜２０の
エッチングを行う。この際、その高さが６０００Åある
ゲイト電極１５の側面においては、その高さ方向の厚さ
が膜厚（酸化珪素膜の膜厚６０００Åのこと）の約２倍
となるので、エッチングを進めていくと、点線２１で示
されるような形状で酸化珪素を残すことができる。また
この際、ゲイト絶縁膜である酸化珪素膜１４をも続けて
エッチングしてしまい、ソース／ドレイン領域１７、１
９を露呈させる。またこの場合、活性層としてパターニ
ングされた結晶性珪素膜１３の端部においても段差が存
在するが、その高さは１０００Å程度であるので、この
部分には酸化珪素膜２０はほとんど残存しない。図１に
おいては、酸化珪素膜２０が図１（Ｂ）に示すような形
状に形成されたので、点線２１で示すような形状で酸化
珪素が残存するとしたが、仮に酸化珪素膜２０がゲイト
電極の形状をそのまま反映した形（四角く角張った形状
で盛り上がる）で成膜されたとすると、２１の形状は方
形状または矩形状となる。
エッチングを行うことによって、この酸化珪素膜２０の
エッチングを行う。この際、その高さが６０００Åある
ゲイト電極１５の側面においては、その高さ方向の厚さ
が膜厚（酸化珪素膜の膜厚６０００Åのこと）の約２倍
となるので、エッチングを進めていくと、点線２１で示
されるような形状で酸化珪素を残すことができる。また
この際、ゲイト絶縁膜である酸化珪素膜１４をも続けて
エッチングしてしまい、ソース／ドレイン領域１７、１
９を露呈させる。またこの場合、活性層としてパターニ
ングされた結晶性珪素膜１３の端部においても段差が存
在するが、その高さは１０００Å程度であるので、この
部分には酸化珪素膜２０はほとんど残存しない。図１に
おいては、酸化珪素膜２０が図１（Ｂ）に示すような形
状に形成されたので、点線２１で示すような形状で酸化
珪素が残存するとしたが、仮に酸化珪素膜２０がゲイト
電極の形状をそのまま反映した形（四角く角張った形状
で盛り上がる）で成膜されたとすると、２１の形状は方
形状または矩形状となる。
【００２２】こうして図１（Ｃ）に示すような、概略三
角形状に形成された酸化珪素２２が残存した状態が得ら
れる。本実施例においては、この三角形状の酸化珪素２
２の幅２５は、３０００Å程度であるが、その値は酸化
珪素膜２０の膜厚とエッチング条件、さらにはゲイト電
極１５の高さ（酸化物層１６も含めて考える）によって
定めることができる。そしてアルミ電極２３、２４をソ
ース／ドレイン電極として設けることによって、Ｎチャ
ネル型ＴＦＴが完成する。（図１（Ｄ））
角形状に形成された酸化珪素２２が残存した状態が得ら
れる。本実施例においては、この三角形状の酸化珪素２
２の幅２５は、３０００Å程度であるが、その値は酸化
珪素膜２０の膜厚とエッチング条件、さらにはゲイト電
極１５の高さ（酸化物層１６も含めて考える）によって
定めることができる。そしてアルミ電極２３、２４をソ
ース／ドレイン電極として設けることによって、Ｎチャ
ネル型ＴＦＴが完成する。（図１（Ｄ））
【００２３】この２３、２４はクロム／アルミニウム多
層膜で構成してもよい。この場合、下地にクロム膜を用
いることで、電極とソース／ドレイン電極との電気的コ
ンタクトが良好にとれる構成とすることができる。また
クロムやチタンとアルミニウムの積層体を利用すること
もできる。
層膜で構成してもよい。この場合、下地にクロム膜を用
いることで、電極とソース／ドレイン電極との電気的コ
ンタクトが良好にとれる構成とすることができる。また
クロムやチタンとアルミニウムの積層体を利用すること
もできる。
【００２４】こうして完成したＮチャネル型ＴＦＴは、
三角形状の酸化珪素２２の存在によって、所謂自己整合
的にソース／ドレイン領域と電極とのコンタクト部を決
定することができ、しかもその位置をガラス基板１１の
縮みに関係無く決めることができる。さらに、極力コン
タクト位置をチャネル形成領域に近づけることができる
ので、ソース／ドレイン領域のシート抵抗が高くても、
それ程問題がないＴＦＴを得ることができる。また、ソ
ース／ドレイン電極を設けるためのゲイト絶縁膜への穴
開け工程が不要となるので、この工程に起因する諸問題
を根本的に解決することができる。
三角形状の酸化珪素２２の存在によって、所謂自己整合
的にソース／ドレイン領域と電極とのコンタクト部を決
定することができ、しかもその位置をガラス基板１１の
縮みに関係無く決めることができる。さらに、極力コン
タクト位置をチャネル形成領域に近づけることができる
ので、ソース／ドレイン領域のシート抵抗が高くても、
それ程問題がないＴＦＴを得ることができる。また、ソ
ース／ドレイン電極を設けるためのゲイト絶縁膜への穴
開け工程が不要となるので、この工程に起因する諸問題
を根本的に解決することができる。
【００２５】また本実施例のような構成を採った場合、
ゲイト電極１５の側面に陽極酸化工程によって形成され
たアルミニュームの酸化物（Ａｌ2 Ｏ3 ）と酸化珪素
（ＳｉＯ2 ）２２とが設けられているので、ゲイト電極
とソース／ドレイン電極との間の寄生容量を減少させる
ことができる。
ゲイト電極１５の側面に陽極酸化工程によって形成され
たアルミニュームの酸化物（Ａｌ2 Ｏ3 ）と酸化珪素
（ＳｉＯ2 ）２２とが設けられているので、ゲイト電極
とソース／ドレイン電極との間の寄生容量を減少させる
ことができる。
【００２６】〔実施例２〕本実施例の作製工程を図２に
示す。図２に示す符号において、図１に示す符号と同じ
ものは、実施例１において説明したものと作製方法は同
じである。まずガラス基板１１上にスパッタ法によっ
て、酸化珪素膜を２０００Åの厚さに成膜する。次に、
非晶質珪素膜１３を１０００Åの厚さにプラズマＣＶＤ
法によって成膜する。そして６００度、２４時間の熱ア
ニールによって非晶質珪素膜１３を結晶化させ、結晶性
珪素膜とする。
示す。図２に示す符号において、図１に示す符号と同じ
ものは、実施例１において説明したものと作製方法は同
じである。まずガラス基板１１上にスパッタ法によっ
て、酸化珪素膜を２０００Åの厚さに成膜する。次に、
非晶質珪素膜１３を１０００Åの厚さにプラズマＣＶＤ
法によって成膜する。そして６００度、２４時間の熱ア
ニールによって非晶質珪素膜１３を結晶化させ、結晶性
珪素膜とする。
【００２７】次に、アルミニウム膜を６０００Åの厚さ
に成膜し、実施例１と同様な工程を経て、その表面に２
０００Å厚の酸化物層１６が形成されたアルミニウムの
ゲイト電極１５を形成する。そして、ゲイト電極以外の
場所のゲイト絶縁膜１４をエッチングによって除去し
て、図２（Ａ）のような状態を得る。この後、Ｐのイオ
ン注入を行ない、ソース／ドレイン領域１７、１９とチ
ャネル形成領域１８とを自己整合的に形成する。なお、
このイオン注入工程は、ゲイト電極である酸化珪素膜１
４を除去する前に行ってもよい。そして、レーザー照射
またはランプ加熱または加熱によるアニールを行いソー
ス／ドレイン領域１７、１９を活性化させる。
に成膜し、実施例１と同様な工程を経て、その表面に２
０００Å厚の酸化物層１６が形成されたアルミニウムの
ゲイト電極１５を形成する。そして、ゲイト電極以外の
場所のゲイト絶縁膜１４をエッチングによって除去し
て、図２（Ａ）のような状態を得る。この後、Ｐのイオ
ン注入を行ない、ソース／ドレイン領域１７、１９とチ
ャネル形成領域１８とを自己整合的に形成する。なお、
このイオン注入工程は、ゲイト電極である酸化珪素膜１
４を除去する前に行ってもよい。そして、レーザー照射
またはランプ加熱または加熱によるアニールを行いソー
ス／ドレイン領域１７、１９を活性化させる。
【００２８】次に、酸化珪素膜２０を６０００Åの厚さ
にスパッタ法によって成膜し、ＲＩＥ法によって実施例
１と同様な方法によりエッチングを行ない、２１で示さ
れる部分に概略三角形状の酸化珪素２２を残存させる。
そして、アルミ電極２３と２４を形成して、Ｎチャネル
型ＴＦＴを完成する。
にスパッタ法によって成膜し、ＲＩＥ法によって実施例
１と同様な方法によりエッチングを行ない、２１で示さ
れる部分に概略三角形状の酸化珪素２２を残存させる。
そして、アルミ電極２３と２４を形成して、Ｎチャネル
型ＴＦＴを完成する。
【００２９】本実施例の場合も、実施例１と同様な構造
上の効果を得ることができる。即ち、２５で示される概
略三角形状の酸化珪素２２の幅を約３０００Åと狭くす
ることができるので、ソース／ドレイン領域１７／１９
と電極２３／２４とのコンタクトの容易さを実現すると
ともに、ソース／ドレイン領域１７／１９のシート抵抗
の高さに対するマージンの増加、といった効果を得るこ
とができる。勿論２５で示される部分の寸法は、酸化珪
素膜２０の膜厚、酸化珪素膜２０のエッチング条件、ゲ
イト電極（酸化物層１６も含む）１５の高さ、によって
必要とする値に決めることができる。
上の効果を得ることができる。即ち、２５で示される概
略三角形状の酸化珪素２２の幅を約３０００Åと狭くす
ることができるので、ソース／ドレイン領域１７／１９
と電極２３／２４とのコンタクトの容易さを実現すると
ともに、ソース／ドレイン領域１７／１９のシート抵抗
の高さに対するマージンの増加、といった効果を得るこ
とができる。勿論２５で示される部分の寸法は、酸化珪
素膜２０の膜厚、酸化珪素膜２０のエッチング条件、ゲ
イト電極（酸化物層１６も含む）１５の高さ、によって
必要とする値に決めることができる。
【００３０】〔実施例３〕本実施例は、アクティブマト
リックス型の液晶表示装置において、周辺ドライバー回
路用のＴＦＴと画素に設けられるスッチチング素子用の
ＴＦＴとを同一基板上に同時に作製する技術に関する。
周知のように、アクティブマトリックス型の液晶表示装
置として、各画素に設けられるスイッチング用のＴＦＴ
と周辺ドライバー回路部分に設けられるＴＦＴとが同一
基板（特にガラス基板）上に形成される構成が知られて
いる。その概略のシステム構成を図３（Ａ）に示す。
リックス型の液晶表示装置において、周辺ドライバー回
路用のＴＦＴと画素に設けられるスッチチング素子用の
ＴＦＴとを同一基板上に同時に作製する技術に関する。
周知のように、アクティブマトリックス型の液晶表示装
置として、各画素に設けられるスイッチング用のＴＦＴ
と周辺ドライバー回路部分に設けられるＴＦＴとが同一
基板（特にガラス基板）上に形成される構成が知られて
いる。その概略のシステム構成を図３（Ａ）に示す。
【００３１】図３に示すような構成において、画素部分
において必要とされるＴＦＴと周辺ドライバー回路部分
において必要とされるＴＦＴとでは、必要とされる特性
が異なる。画素部分において必要とされるＴＦＴの特性
は、画素の電荷保持率を高めるために、オフ電流の小さ
いものが要求されるが、高移動度や多くのオン電流を流
せる特性は必要とされない。それに対して、周辺ドライ
バー回路部分に必要とされるＴＦＴは、高移動度と、多
くのオン電流を流せる特性が要求される。
において必要とされるＴＦＴと周辺ドライバー回路部分
において必要とされるＴＦＴとでは、必要とされる特性
が異なる。画素部分において必要とされるＴＦＴの特性
は、画素の電荷保持率を高めるために、オフ電流の小さ
いものが要求されるが、高移動度や多くのオン電流を流
せる特性は必要とされない。それに対して、周辺ドライ
バー回路部分に必要とされるＴＦＴは、高移動度と、多
くのオン電流を流せる特性が要求される。
【００３２】当然画素部分と周辺ドライバー回路部分と
では、設けられるＴＦＴの形状が異なる。画素部分に設
けられるＴＦＴは、チャネル長さが５〜２０μｍ例えば
１０μｍ程度、またその幅がやはり１０μｍ程度である
が、周辺ドライバー回路部分に設けられるＴＦＴにおい
ては、そのチャネル長は画素部分のＴＦＴと同じ１０μ
ｍ程度であっても、そのチャネル幅は５０〜２００μｍ
例えば１５０μｍ程度であり、極端にチャネル幅の広い
ＴＦＴとなっている。これは、画素における電荷保持を
目的とした画素部分におけるＴＦＴに比較して、周辺ド
ライバー回路部分におけるＴＦＴは、大電流を流す必要
があるからである。
では、設けられるＴＦＴの形状が異なる。画素部分に設
けられるＴＦＴは、チャネル長さが５〜２０μｍ例えば
１０μｍ程度、またその幅がやはり１０μｍ程度である
が、周辺ドライバー回路部分に設けられるＴＦＴにおい
ては、そのチャネル長は画素部分のＴＦＴと同じ１０μ
ｍ程度であっても、そのチャネル幅は５０〜２００μｍ
例えば１５０μｍ程度であり、極端にチャネル幅の広い
ＴＦＴとなっている。これは、画素における電荷保持を
目的とした画素部分におけるＴＦＴに比較して、周辺ド
ライバー回路部分におけるＴＦＴは、大電流を流す必要
があるからである。
【００３３】図３（Ｂ）に周辺ドライバー回路部分に設
けられるＴＦＴの上面図を示す。図３（Ｂ）において、
３６がゲイト電極でありその幅は一般に１０μｍ（チャ
ネル長さが約１０μｍということを意味する）である。
３１／３３はソース／ドレイン領域であり３４／３５が
ソース／ドレインのコンタクト部（この部分にソース／
ドレイン電極が形成される）である。また３２がゲイト
電極３６下に設けられているチャネル形成領域である。
けられるＴＦＴの上面図を示す。図３（Ｂ）において、
３６がゲイト電極でありその幅は一般に１０μｍ（チャ
ネル長さが約１０μｍということを意味する）である。
３１／３３はソース／ドレイン領域であり３４／３５が
ソース／ドレインのコンタクト部（この部分にソース／
ドレイン電極が形成される）である。また３２がゲイト
電極３６下に設けられているチャネル形成領域である。
【００３４】前述の周辺ドライバー回路を構成するＴＦ
Ｔに必要とされる特性を満足するためには、チャネル幅
３７を広くする他に、ソース／ドレイン領域間における
抵抗を低減させるために３４、３５で示されるソース／
ドレイン領域のコンタクト部とチャネル形成領域３２と
の距離３８を小さくする方法、ソース／ドレイン領域３
４、３５のシート抵抗そのものを低減する方法、が考え
られる。しかしながら、前述のようにガラス基板の縮み
やマスク合わせの問題、さらにはコンタクト部の形成の
問題等により、この３８で示される部分の距離は２０μ
ｍ程度としているのが現状であり、またソース／ドレイ
ン領域のシート抵抗を低減させることも限度がある。
Ｔに必要とされる特性を満足するためには、チャネル幅
３７を広くする他に、ソース／ドレイン領域間における
抵抗を低減させるために３４、３５で示されるソース／
ドレイン領域のコンタクト部とチャネル形成領域３２と
の距離３８を小さくする方法、ソース／ドレイン領域３
４、３５のシート抵抗そのものを低減する方法、が考え
られる。しかしながら、前述のようにガラス基板の縮み
やマスク合わせの問題、さらにはコンタクト部の形成の
問題等により、この３８で示される部分の距離は２０μ
ｍ程度としているのが現状であり、またソース／ドレイ
ン領域のシート抵抗を低減させることも限度がある。
【００３５】そこで、本実施例においては、ソース／ド
レインのコンタクト部の形成に際して、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を有する本発明を上記周辺ドライバー回
路部分のＴＦＴに利用するものである。また、画素部分
には、従来からのＴＦＴを同時に形成するものである。
レインのコンタクト部の形成に際して、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を有する本発明を上記周辺ドライバー回
路部分のＴＦＴに利用するものである。また、画素部分
には、従来からのＴＦＴを同時に形成するものである。
【００３６】本実施例の作製工程の概要を図４に示す。
図４において、左側が画素部分に設けられる従来からの
ＴＦＴを示し、右側が周辺ドライバー回路用のＴＦＴを
示す。まずガラス基板４１上に下地膜として酸化珪素膜
４２を１０００Åの厚さにスパッタ法によって成膜す
る。次に非晶質珪素膜（４３〜４８で示される部分を構
成する）をプラズマＣＶＤ法で成膜し、６００度、４８
時間の加熱により結晶化させる。次に素子間分離を行な
い各素子領域に活性層を形成する。即ち４３〜１４５で
示される画素用ＴＦＴの活性層と、４６〜４８で示され
る周辺ドライバー回路用ＴＦＴの活性層が形成される。
図４において、左側が画素部分に設けられる従来からの
ＴＦＴを示し、右側が周辺ドライバー回路用のＴＦＴを
示す。まずガラス基板４１上に下地膜として酸化珪素膜
４２を１０００Åの厚さにスパッタ法によって成膜す
る。次に非晶質珪素膜（４３〜４８で示される部分を構
成する）をプラズマＣＶＤ法で成膜し、６００度、４８
時間の加熱により結晶化させる。次に素子間分離を行な
い各素子領域に活性層を形成する。即ち４３〜１４５で
示される画素用ＴＦＴの活性層と、４６〜４８で示され
る周辺ドライバー回路用ＴＦＴの活性層が形成される。
【００３７】さらに、ゲイト絶縁膜となる酸化珪素膜４
０を１０００Åの厚さにスパッタ法で形成し、パターニ
ングを行う。さらにゲイト電極４９、５０を構成する珪
素が１％添加されたアルミニウム膜を６０００Åの厚さ
に成膜し、パターニングによりゲイト電極４９、５０を
形成する。さらに陽極酸化工程により、酸化物層５１、
５２を２０００Åの厚さに形成する。そして、Ｐをイオ
ン注入することによって、４３、４５、４６、４８をＮ
型化し、チャネル形成領域４４、４７を自己整合的に形
成する。こうして、４３、４５を画素用ＴＦＴのソース
／ドレイン領域として構成し、４６、４８を周辺ドライ
バー回路用のソース／ドレイン領域として構成する。
０を１０００Åの厚さにスパッタ法で形成し、パターニ
ングを行う。さらにゲイト電極４９、５０を構成する珪
素が１％添加されたアルミニウム膜を６０００Åの厚さ
に成膜し、パターニングによりゲイト電極４９、５０を
形成する。さらに陽極酸化工程により、酸化物層５１、
５２を２０００Åの厚さに形成する。そして、Ｐをイオ
ン注入することによって、４３、４５、４６、４８をＮ
型化し、チャネル形成領域４４、４７を自己整合的に形
成する。こうして、４３、４５を画素用ＴＦＴのソース
／ドレイン領域として構成し、４６、４８を周辺ドライ
バー回路用のソース／ドレイン領域として構成する。
【００３８】この後、レーザー光の照射、あるいは赤外
光の照射によるソース／ドレイン領域の活性化工程を行
ない、さらに酸化珪素膜５１を６０００Åの厚さにスパ
ッタ法あるいはプラズマＣＶＤ法によって成膜する。そ
して、図面左側の画素用ＴＦＴの上面をレジスト５０１
で覆い、ＲＩＥによるエッチングを行う。この際、左側
の画素用ＴＦＴのソース／ドレイン領域へのコンタクト
を形成するための穴開けも同時に行う。すると図４
（Ｃ）に示すように点線５３で示される部分の酸化珪素
が５８として概略三角形状に残存する。この後左側の画
素用ＴＦＴのソース／ドレイン電極５４、５５と、図面
右側の周辺ドライバー回路用のソース／ドレイン電極５
６、５７とを同時に形成し、それぞれの出力５５と５６
とが連結された回路を完成する。この際、概略三角形状
の酸化珪素の残存物５８によって、図面右側のＴＦＴの
ソース／ドレインのコンタクト部は自己整合的に決定さ
れる。本実施例の場合、５９の距離を３０００Å程度に
することができるので、ソース／ドレイン領域のシート
抵抗が高くても、周辺ドライバー回路用ＴＦＴの特製を
満足することができる。
光の照射によるソース／ドレイン領域の活性化工程を行
ない、さらに酸化珪素膜５１を６０００Åの厚さにスパ
ッタ法あるいはプラズマＣＶＤ法によって成膜する。そ
して、図面左側の画素用ＴＦＴの上面をレジスト５０１
で覆い、ＲＩＥによるエッチングを行う。この際、左側
の画素用ＴＦＴのソース／ドレイン領域へのコンタクト
を形成するための穴開けも同時に行う。すると図４
（Ｃ）に示すように点線５３で示される部分の酸化珪素
が５８として概略三角形状に残存する。この後左側の画
素用ＴＦＴのソース／ドレイン電極５４、５５と、図面
右側の周辺ドライバー回路用のソース／ドレイン電極５
６、５７とを同時に形成し、それぞれの出力５５と５６
とが連結された回路を完成する。この際、概略三角形状
の酸化珪素の残存物５８によって、図面右側のＴＦＴの
ソース／ドレインのコンタクト部は自己整合的に決定さ
れる。本実施例の場合、５９の距離を３０００Å程度に
することができるので、ソース／ドレイン領域のシート
抵抗が高くても、周辺ドライバー回路用ＴＦＴの特製を
満足することができる。
【００３９】図５に図４右側の周辺ドライバー回路用Ｔ
ＦＴの上面図を示す。図５に示すのは、特にゲイト電極
の端部付近である。図５のＡ−Ａ’の断面図が図４
（Ｄ）の右側に示すＴＦＴの断面図に相当する。図５に
おいて図４と対応する符号は図４に示すのと同様であ
る。図５において、５２で示すのがゲイト電極５０の周
囲に形成された酸化物層であり、不純物イオン注入時に
自己整合的にオフセットゲイト領域を形成するためのも
のである。また、５８が概略三角形状の絶縁物（酸化珪
素）である。そして、５０２が図４（Ｄ）にも示すよう
に、ゲイト電極５０下に形成されているチャネル形成領
域４７とドレインまたはソース領域４８の境界部分であ
る。この境界部分は、不純物（例えばＰやＢ）の拡散の
ために、酸化物層５２の内側（チャネル側）に寄った場
所に形成される。
ＦＴの上面図を示す。図５に示すのは、特にゲイト電極
の端部付近である。図５のＡ−Ａ’の断面図が図４
（Ｄ）の右側に示すＴＦＴの断面図に相当する。図５に
おいて図４と対応する符号は図４に示すのと同様であ
る。図５において、５２で示すのがゲイト電極５０の周
囲に形成された酸化物層であり、不純物イオン注入時に
自己整合的にオフセットゲイト領域を形成するためのも
のである。また、５８が概略三角形状の絶縁物（酸化珪
素）である。そして、５０２が図４（Ｄ）にも示すよう
に、ゲイト電極５０下に形成されているチャネル形成領
域４７とドレインまたはソース領域４８の境界部分であ
る。この境界部分は、不純物（例えばＰやＢ）の拡散の
ために、酸化物層５２の内側（チャネル側）に寄った場
所に形成される。
【００４０】〔実施例４〕本実施例は、ガラス基板上に
Ｎチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ
（ＰＴＦＴ）とを相補型に構成したＣ／ＴＦＴ（コンプ
リメンタリー薄膜トランジスタ）設ける例である。基本
的な作製工程は、実施例３の場合と同様であり、特に断
らない部分は実施例３の作製工程と同様である。
Ｎチャネル型ＴＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ
（ＰＴＦＴ）とを相補型に構成したＣ／ＴＦＴ（コンプ
リメンタリー薄膜トランジスタ）設ける例である。基本
的な作製工程は、実施例３の場合と同様であり、特に断
らない部分は実施例３の作製工程と同様である。
【００４１】以下図４を用いて本実施例のＣ／ＴＦＴの
作製工程を説明する。本実施例が実施例３と異なるの
は、図４（Ａ）の構成において、 ・左側がＮＴＦＴ、右側がＰＴＦＴである点。 ・両方のＴＦＴが、図４（Ｄ）の右側に示すような構造
を有している点。 である。
作製工程を説明する。本実施例が実施例３と異なるの
は、図４（Ａ）の構成において、 ・左側がＮＴＦＴ、右側がＰＴＦＴである点。 ・両方のＴＦＴが、図４（Ｄ）の右側に示すような構造
を有している点。 である。
【００４２】実施例３においては、図４（Ａ）に示す工
程において、両方のＴＦＴをＮＴＦＴとして構成した
が、本実施例においては、左側をＮＴＦＴ、右側をＰＴ
ＦＴとするために、それぞれの活性層領域にＰとＢとを
選択的にイオン注入する。このイオン注入は、イオン注
入が必要とされない領域をレジストで覆うことによっ
て、選択的に行えばよい。そして図４（Ｂ）に示す工程
において、レジスト５０１を設けずに、酸化珪素膜５１
をＲＩＥ法によりエッチングすることにより、両方のＴ
ＦＴを図４右側に示すようなＴＦＴとして完成させる。
程において、両方のＴＦＴをＮＴＦＴとして構成した
が、本実施例においては、左側をＮＴＦＴ、右側をＰＴ
ＦＴとするために、それぞれの活性層領域にＰとＢとを
選択的にイオン注入する。このイオン注入は、イオン注
入が必要とされない領域をレジストで覆うことによっ
て、選択的に行えばよい。そして図４（Ｂ）に示す工程
において、レジスト５０１を設けずに、酸化珪素膜５１
をＲＩＥ法によりエッチングすることにより、両方のＴ
ＦＴを図４右側に示すようなＴＦＴとして完成させる。
【００４３】こうして、ソース／ドレインのコンタクト
の位置が自己整合的に定まるＮＴＦＴとＰＴＦＴとを相
補型に形成したＣ／ＴＦＴを得ることができる。
の位置が自己整合的に定まるＮＴＦＴとＰＴＦＴとを相
補型に形成したＣ／ＴＦＴを得ることができる。
【００４４】以上の実施例１〜４においては、ゲイト電
極としてアルミニウムを用い、その周囲に陽極酸化によ
って形成した酸化物層を設ける構成を示した。しかしな
がら、珪素を主成分としたゲイトであっても、また金属
を主成分としたゲイト電極であっても、また半導体と金
属の積層で構成されるゲイト電極であってもよい。また
は半導体と金属のシリサイドであってもよい。例えばＴ
ｉ電極、Ｃｒ電極、Ｔａ電極、またはこれらと珪素との
積層やシリサイドの電極、さらにはＳｉ−Ｗ、Ｓｉ−Ｍ
ｏ、Ｓｉ−Ａｌの積層またはシリサイドをゲイト電極と
して利用することができる。
極としてアルミニウムを用い、その周囲に陽極酸化によ
って形成した酸化物層を設ける構成を示した。しかしな
がら、珪素を主成分としたゲイトであっても、また金属
を主成分としたゲイト電極であっても、また半導体と金
属の積層で構成されるゲイト電極であってもよい。また
は半導体と金属のシリサイドであってもよい。例えばＴ
ｉ電極、Ｃｒ電極、Ｔａ電極、またはこれらと珪素との
積層やシリサイドの電極、さらにはＳｉ−Ｗ、Ｓｉ−Ｍ
ｏ、Ｓｉ−Ａｌの積層またはシリサイドをゲイト電極と
して利用することができる。
【００４５】
【効果】ゲイト電極に隣接して、自己整合的に絶縁物を
設けることで、ソース／ドレイン領域へのコンタクト位
置を自動的に決めることができる。しかもソース／ドレ
イン領域のシート抵抗の高さをあまり問題としなくても
よい構造を得ることがきる。特に、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を得ることができる。
設けることで、ソース／ドレイン領域へのコンタクト位
置を自動的に決めることができる。しかもソース／ドレ
イン領域のシート抵抗の高さをあまり問題としなくても
よい構造を得ることがきる。特に、 (1)マスク合わせの問題が無い。 (2)コンタクトホール形成の際の諸問題がない。 (3)自己整合的にコンタクト部とチャネル形成領域との
距離を設定することができる。 といった有用性を得ることができる。
【図１】 実施例のＴＦＴの作製工程を示す。
【図２】 実施例のＴＦＴの作製工程を示す。
【図３】 アクティブ型液晶表示装置の概要、さらには
周辺ドライバー回路用ＴＦＴの概要を示す。
周辺ドライバー回路用ＴＦＴの概要を示す。
【図４】 実施例のＴＦＴの作製工程を示す。
【図５】 実施例の上面図を示す。
【図６】 従来のＴＦＴの構造を示す。
【符号の説明】 １１・・・・・ガラス基板 １２・・・・・下地膜（酸化珪素膜） １３・・・・・珪素半導体膜 １４・・・・・酸化珪素膜 １５・・・・・ゲイト電極 １６・・・・・酸化物層 １７・・・・・ソース／ドレイン領域 １８・・・・・チャネル形成領域 １９・・・・・ドレイン／ソース領域 ２０・・・・・酸化珪素膜 ２１・・・・・酸化珪素膜が残存する領域 ２２・・・・・残存した概略三角形状の酸化珪素 ２３・・・・・電極 ２４・・・・・電極 ３１・・・・・ソース／ドレイン領域 ３２・・・・・チャネル形成領域 ３３・・・・・ドレイン／ソース領域 ３４・・・・・ソース／ドレイン電極 ３５・・・・・ドレイン／ソース電極 ３６・・・・・ゲイト電極 ４０・・・・・酸化珪素膜 ４１・・・・・ガラス基板 ４２・・・・・下地膜（酸化珪素膜） ４３・・・・・ソース／ドレイン領域 ４４・・・・・チャネル形成領域 ４５・・・・・ドレイン／ソース領域 ４６・・・・・ソース／ドレイン領域 ４７・・・・・チャネル形成領域 ４８・・・・・ドレイン／ソース領域 ４９・・・・・ゲイト電極 ５０・・・・・ゲイト電極 ５１・・・・・酸化物層 ５２・・・・・酸化物層 ５３・・・・・酸化珪素膜が残存する領域 ５４・・・・・電極 ５５・・・・・電極 ５６・・・・・電極 ５７・・・・・電極 ５０１・・・・レジスト ６１・・・・・ガラス基板 ６２・・・・・下地膜（酸化珪素膜） ６３・・・・・ソース／ドレイン領域 ６４・・・・・チャネル形成領域 ６５・・・・・ドレイン／ソース領域 ６６・・・・・酸化珪素膜 ６７・・・・・ゲイト電極 ６８・・・・・酸化物層 ６９・・・・・層間絶縁物 ７０・・・・・電極 ７１・・・・・電極 ７２・・・・・ゲイト電極６７へのコンタクトホール ５０２・・・・ソースまたはドレイン領域とチャネル形
成領域との境界
成領域との境界
Claims (5)
- 【請求項１】 ゲイト電極側面の絶縁層に密接して概略
三角形状の絶縁物が設けられ、 該絶縁物によって、ソース領域及びドレイン領域へのコ
ンタクト位置が定まっていることを特徴とする半導体装
置。 - 【請求項２】 請求項１において、ゲイト電極はアルミ
ニウムを主成分としており、絶縁層はアルミニウムの酸
化物であることを特徴とする半導体装置。 - 【請求項３】 ゲイト電極側面に密接して概略三角形状
の絶縁物が設けられ、 該絶縁物によって、ソース領域及びドレイン領域へのコ
ンタクト位置が定まっていることを特徴とする半導体装
置。 - 【請求項４】 ゲイト電極を覆って絶縁物を形成する工
程と、 異方性エッチングを行うことによって、前記絶縁物をエ
ッチングし、ゲイト電極側面に概略三角形状の絶縁物を
残存させるとともに、ソース領域、ドレイン領域を露呈
させる工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項５】 ガラス基板上に複数の薄膜トランジスタ
が形成されている半導体装置であって、 前記半導体装置は、アクティブマトリックス型液晶表示
装置の画素部分と周辺回路部分とを構成するものであ
り、 前記周辺回路部分に設けられる薄膜トランジスタは、ゲ
イト電極側面またはゲイト電極側面の絶縁層に密接して
概略三角形状の絶縁物が設けられ、該絶縁物によって、
ソース領域及びドレイン領域へのコンタクト位置が定ま
っている構成を有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16025893A JP3375681B2 (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の作製方法 |
| US08/636,820 US5627384A (en) | 1993-06-04 | 1996-04-23 | Semiconductor device and method of fabricating the same |
| US08/779,114 US5897344A (en) | 1993-06-04 | 1997-01-06 | Method of making a thin film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16025893A JP3375681B2 (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の作製方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24668899A Division JP3375915B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置の作製方法 |
| JP24668499A Division JP3375914B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349855A true JPH06349855A (ja) | 1994-12-22 |
| JP3375681B2 JP3375681B2 (ja) | 2003-02-10 |
Family
ID=15711124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16025893A Expired - Fee Related JP3375681B2 (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の作製方法 |
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| Country | Link |
|---|---|
| US (2) | US5627384A (ja) |
| JP (1) | JP3375681B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171102A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
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|---|---|---|---|---|
| TW451284B (en) * | 1996-10-15 | 2001-08-21 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP3762002B2 (ja) * | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| US6011275A (en) | 1996-12-30 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4030193B2 (ja) | 1998-07-16 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6812493B2 (en) | 2000-04-04 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Thin-film semiconductor element and method of producing same |
| KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
| JP4342826B2 (ja) | 2003-04-23 | 2009-10-14 | 株式会社半導体エネルギー研究所 | 半導体素子の作製方法 |
| GB0405325D0 (en) * | 2004-03-10 | 2004-04-21 | Koninkl Philips Electronics Nv | Trench-gate transistors and their manufacture |
| KR100626008B1 (ko) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 및 이를 구비한 평판표시장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638347A (en) * | 1982-12-07 | 1987-01-20 | International Business Machines Corporation | Gate electrode sidewall isolation spacer for field effect transistors |
| JPH0715996B2 (ja) * | 1983-10-26 | 1995-02-22 | 株式会社日立製作所 | 絶縁ゲ−ト型電界効果トランジスタ |
| JP2623659B2 (ja) * | 1988-03-24 | 1997-06-25 | ソニー株式会社 | Ｍｉｓ型トランジスタの製造方法 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JPH0426132A (ja) * | 1990-05-22 | 1992-01-29 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| DE69111929T2 (de) * | 1990-07-09 | 1996-03-28 | Sony Corp | Halbleiteranordnung auf einem dielektrischen isolierten Substrat. |
| US5289030A (en) * | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH0779165B2 (ja) * | 1991-11-29 | 1995-08-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5407837A (en) * | 1992-08-31 | 1995-04-18 | Texas Instruments Incorporated | Method of making a thin film transistor |
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
-
1993
- 1993-06-04 JP JP16025893A patent/JP3375681B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-23 US US08/636,820 patent/US5627384A/en not_active Expired - Lifetime
-
1997
- 1997-01-06 US US08/779,114 patent/US5897344A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016171102A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5627384A (en) | 1997-05-06 |
| US5897344A (en) | 1999-04-27 |
| JP3375681B2 (ja) | 2003-02-10 |
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