JP3309469B2 - アクティブマトリックス基板及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各画素をスイッチング
するための薄膜トランジスタを有するアクティブマトリ
ックス基板及びその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタは、アクティブマトリ
クス型液晶表示装置（以下では液晶ディスプレイと呼
ぶ）において画素のスイッチング素子やドライバー回
路、或いは密着型イメージセンサー、さらにはＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｉｅｓ）等へ応用されている。しかしながら従来の
液晶ディスプレイに於いては、その走査線と薄膜トラン
ジスタのゲート電極は同一工程により、不純物添加され
た多結晶シリコン膜１層のみで形成されていた。該不純
物添加多結晶シリコン膜をたとえば３５００Å堆積させ
たとしても、そのシート抵抗は２０Ω／□程度にしか下
がらない。｛電子情報通信学会技術研究報告、ＳＤＭ９
１−１６４、電子情報通信学会、１９９１年｝ 液晶ディスプレイにこの従来の走査線とゲート電極を応
用した場合の問題点を以下に述べる。

【０００３】第１の問題点は、走査線断線が線欠陥とな
り液晶ディスプレイの品質を低下させ、歩留まりを低下
させることである。液晶ディスプレイの駆動方法として
は、走査線に左右両側からゲート信号を入れるのが普通
である。例えば走査線がある１点で断線していても、そ
の走査線には両側からゲート信号がくる。ところが走査
線の抵抗が高い場合にはゲート信号の遅延が無視できな
くなり、断線付近の画素の応答の遅れが目立つようにな
る。また、走査線とソース線の短絡が有った場合にはこ
の短絡点の両側の走査線を切断して短絡の影響をなくし
たいところだが、走査線抵抗が高いために逆に線欠陥に
なってしまう。走査線を低抵抗化することができれば、
この両側からくるゲート信号の遅延は問題にならない程
度に小さくなり、液晶ディスプレイの表示画面にはなん
ら影響がでなくなる。

【０００４】第２の問題点は、フリッカ（画面のちらつ
き）や表示ムラを抑えることができないことである。走
査線に矩形パルスを入力した際に、走査線の時定数τ＝
Ｒ×Ｃ（Ｒは走査線抵抗、Ｃは走査線容量）が大きいと
画面の中央部では、前記矩形パルスの波形がなまってし
まい画素トランジスタの立ち上がり特性がばらついてし
まうので、その結果、フリッカとなって現れる。走査線
抵抗が高いと時定数τが大きくなるのでフリッカを抑え
ることができない。大画面あるいはハイビジョン液晶デ
ィスプレイに応用していく場合には上記の問題点は、更
に顕著になる。

【０００５】第３の問題点は、従来通り不純物添加多結
晶シリコン膜を用いた場合には、その膜厚を５０００Å
としてもそのシート抵抗は１５Ω／□程度にしか下がら
ない。さらに低抵抗化するには、膜厚を５０００Å以上
にすることが必要となる。しかし、これでは素子の表面
の凹凸が大きくなり、その上に形成される膜あるいは配
線の段差被覆性が問題となり、歩留まり低下の大きな要
因となる。

【０００６】第４の問題点は、低抵抗化の為にシリサイ
ドを用いた場合に、石英基板に対するシリサイドの応力
が大きいことである。線膨張率の値を比べてみると石英
基板が５．５×１０^-7／deg.であるのに対して、ＭｏＳ
ｉ₂が８．２５×１０^-6／deg.、ＷＳｉ₂が６．２５×１
０^-6／deg.程度と石英基板に対して１桁以上も大きい。
｛半導体研究２４、工業調査会、１９８６年｝ 従っ
て、石英基板上のシリサイド膜は応力を受けて、膜にク
ラック等が入りやすくなるものと考えられる。これも歩
留まり低減の原因になる。

【０００７】一方、薄膜トランジスタのオフリーク電流
が大きいと、画素の保持特性が劣化するため、優れた液
晶ディスプレイを実現するためには、オフリーク電流を
低減させることが必要となる。通常の薄膜トランジスタ
のオフ領域におけるリーク電流は、ドレイン領域近傍の
電界強度に強く依存しており、ゲート電圧をオフ側に大
きくして行くとオフリーク電流は大きくはね上がる。オ
フリーク電流を低減させるためには、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造あるいはオフセ
ットゲート構造を形成することが有効であることが知ら
れている。

【０００８】従来のＬＤＤ構造あるいはオフセットゲー
ト構造においては、異方性エッチングを利用してゲート
電極側壁を設けるなどの複雑な工程が必要であった。

【０００９】

【発明が解決しようとする課題】上記のような従来の方
法の問題点を解決するためには、走査線のシート抵抗の
値を従来の３分の１の５〜８Ω／□程度に下げる必要が
ある。その方法のひとつとして、最下層多結晶シリコン
膜、中間層にシリサイド膜、最上層に多結晶シリコン膜
を積層した３層構造を１回のフォトエッチングでパター
ニングして薄膜トランジスタのゲート電極と走査線を形
成する方法がある｛Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔ
ｈｅ １２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓ
ｐｌａｙＲｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ
（Ｊａｐａｎ Ｄｉｓｐｌａｙ １９９２） ｐ４５
１｝。通常のゲート電極構造では問題はないが、オフセ
ットゲート構造を形成するために更に過剰にエッチング
すると、シリサイド膜のエッチングレートが最も大きい
ために、図８に示す様に、中間層のシリサイド膜が異常
にエッチされてオーバーハング形状になってしまう。従
って、層間絶縁膜８−９の段差上での被膜性が悪くな
り、その上に形成される配線の断線率が大きくなってし
まう。図８（ａ）は多結晶シリコン／シリサイド／多結
晶シリコンの３層膜を１回のフォトエッチによってゲー
ト電極とした場合の薄膜トランジスタの断面図である。
８−１は絶縁基板、８−２は半導体薄膜、８−３はソー
ス領域、８−４はドレイン領域、８−５はゲート絶縁
膜、８−６は最下層の多結晶シリコン膜、８−７はシリ
サイド膜、８−８は最上層の多結晶シリコン膜を示して
おり、８−６と８−７と８−８とで３層ゲート電極を構
成している。８−９は層間絶縁膜、８−１０はソース電
極、８−１１はドレイン電極である。この時の走査線断
面図を図８（ｂ）に示す。走査線上の層間絶縁膜の皮膜
性は悪く、断線等の不良が多い。このように、ゲート電
極および走査線を低抵抗化し、かつオフセットゲート構
造を実現する事は難しかった。

【００１０】本発明の目的は、走査線を低抵抗化し、歩
留まり良く製造できるアクティブマトリックス基板及び
その製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、基板上に、互
いに交差配置された複数の走査線及び複数の信号線と、
前記走査線及び前記信号線の交点に対応して配置された
薄膜トランジスタとを有するアクティブマトリックス基
板において、前記走査線は、第1の多結晶シリコン薄
膜、シリサイド膜、第２の多結晶シリコン薄膜をこの順
に積層した積層構造を有し、前記走査線における前記第
1の多結晶シリコン薄膜、前記シリサイド膜及び前記第
２の多結晶シリコン薄膜のうちの前記第２の多結晶シリ
コン薄膜が延在して前記薄膜トランジスタのゲート電極
となることを特徴とする。また、本発明は、基板上に、
互いに交差配置された複数の走査線及び複数の信号線
と、前記走査線及び前記信号線の交点に対応して配置さ
れた薄膜トランジスタとを有するアクティブマトリック
ス基板の製造方法において、前記基板上に、第１の多結
晶シリコン薄膜及びシリサイド膜を積層し、前記第１の
多結晶シリコン薄膜及びシリサイド膜をパターニングす
る工程と、前記基板上に、パターニングされた前記第１
の多結晶シリコン薄膜及びシリサイド膜と重なるよう
に、第２の多結晶シリコン薄膜を形成してパターニング
する工程と、を有し、前記走査線を、前記第１の多結晶
シリコン薄膜、前記シリサイド膜及び前記第２の多結晶
シリコン薄膜の積層構造により形成し、前記薄膜トラン
ジスタのゲート電極を、前記走査線における前記第1の
多結晶シリコン薄膜、前記シリサイド膜及び前記第２の
多結晶シリコン薄膜のうちの前記第２の多結晶シリコン
薄膜を延在させて形成してなることを特徴とする。

【００１２】また、ソース領域およびドレイン領域とチ
ャネル領域との境界は、前記最上層の不純物添加多結晶
シリコン膜のパターンとオーバーラップしていないこと
を特徴とする。

【００１３】また、シリサイド膜は、コバルトシリサイ
ド（ＣｏＳｉ₂）、またはニッケルシリサイド（ＮｉＳ
ｉ）、またはチタンシリサイド（ＴｉＳｉ₂）、または
モリブデンシリサイド（ＭｏＳｉ₂）、またはタングス
テンシリサイド（ＷＳｉ₂）等であることを特徴とす
る。

【００１４】また、３層走査線において、最下層及び最
上層の不純物添加された多結晶シリコン薄膜は、リン、
砒素、或いはボロン等の不純物元素を添加されているこ
とを特徴とする。

【００１５】また、最下層及び最上層の不純物添加され
た多結晶シリコン薄膜は、多結晶シリコン薄膜へのイオ
ン注入法、或いはＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法、或いはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎ
ｃｅｄ ＣＶＤ）法、或いはスパッタ法、或いは拡散法
等の方法により成膜されることを特徴とする。

【００１６】また、本発明は、基板上に、互いに交差配
置された複数の走査線及び複数の信号線と、前記走査線
及び前記信号線の交点に対応して配置された薄膜トラン
ジスタとを有するアクティブマトリックス基板におい
て、前記走査線は、シリサイド膜及び多結晶シリコン薄
膜をこの順に積層した積層構造を有し、前記走査線にお
ける前記シリサイド膜及び前記多結晶シリコン薄膜のう
ちの前記多結晶シリコン薄膜が延在して前記薄膜トラン
ジスタのゲート電極となることを特徴とする。また、本
発明は、基板上に、互いに交差配置された複数の走査線
及び複数の信号線と、前記走査線及び前記信号線の交点
に対応して配置された薄膜トランジスタとを有するアク
ティブマトリックス基板の製造方法において、前記基板
上に、シリサイド膜を形成してパターニングする工程
と、前記基板上に、パターニングされた前記シリサイド
膜と重なるように、多結晶シリコン薄膜を形成してパタ
ーニングする工程と、を有し、前記走査線を、前記シリ
サイド膜及び前記多結晶シリコン薄膜の積層構造により
形成し、前記薄膜トランジスタのゲート電極を、前記走
査線における前記シリサイド膜及び前記多結晶シリコン
薄膜のうちの前記多結晶シリコン薄膜を延在させて形成
してなることを特徴とする。

【００１７】また、ソース領域およびドレイン領域とチ
ャネル領域との境界は、前記上層の不純物添加多結晶シ
リコン膜のパターンとオーバーラップしていないことを
特徴とする。

【００１８】また、シリサイド膜は、コバルトシリサイ
ド（ＣｏＳｉ₂）、またはニッケルシリサイド（ＮｉＳ
ｉ）、またはチタンシリサイド（ＴｉＳｉ₂）、または
モリブデンシリサイド（ＭｏＳｉ₂）、またはタングス
テンシリサイド（ＷＳｉ₂）等であることを特徴とす
る。

【００１９】また、２層ゲート電極において、上層の不
純物添加された多結晶シリコン薄膜は、リン、砒素、或
いはボロン等の不純物元素を添加されていることを特徴
とする。

【００２０】また、上層の不純物添加された多結晶シリ
コン薄膜は、多結晶シリコン薄膜へのイオン注入法、或
いはＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、或
いはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ＶＤ）法、或いはスパッタ法、或いは拡散法等の方法に
より成膜されることを特徴とする。

【００２１】

【実施例】まずはじめに、本発明の概要を説明する。３
層および２層走査線を応用したオフセットゲート構造薄
膜トランジスタを有する液晶ディスプレイの構造を図１
に示す。図１（ａ）は１画素の構造平面図を示す。図１
（ｂ）と図１（ｃ）は、図１（ａ）において直線Ａ−Ｂ
で切断したときの構造断面図を示しており、第１の発明
を図１（ｂ）に、第２の発明を図１（ｃ）に示す。そし
て図１（ｄ）は、図１（ａ）において直線Ｃ−Ｄで切断
したときの構造断面図であり、これは第１の発明と第２
の発明に共通である。

【００２２】まず、図１（ａ）において１−１３は走査
線、１−７はソース線、１−５は、薄膜トランジスタの
能動領域を構成する半導体薄膜、１−６はコンタクトホ
ール、１−８は画素電極を示している。前記走査線１−
１３は、第１の発明においては多結晶シリコン／シリサ
イド２層膜１−１４の上に、最上層の不純物添加された
多結晶シリコン膜１−２が積層された３層構造であり、
第２の発明においてはシリサイド膜／多結晶シリコン膜
２層構造である。また、薄膜トランジスタのゲート電極
は、前記最上層の不純物添加された多結晶シリコン膜１
−２のみで形成されている。多結晶シリコン膜／シリサ
イド膜／多結晶シリコン膜３層走査線を用いた第１の発
明について説明するために、直線Ａ−Ｂで切断したとき
の断面図を図１（ｂ）に示す。走査線の部分１−１３は
最下層の不純物添加された多結晶シリコン膜１−４、中
間層のシリサイド膜１−３、最上層の不純物添加された
多結晶シリコン膜１−２の３層構造である。次に、シリ
サイド膜／多結晶シリコン膜２層走査線を用いた第２の
発明について説明するために、直線Ａ−Ｂで切断したと
きの断面図を図１（ｃ）に示す。走査線の部分１−１３
は下層にシリサイド膜１−３、上層に不純物添加された
多結晶シリコン膜１−２が積層された２層構造である。
これに対して、薄膜トランジスタのゲート電極は、最上
層の不純物添加された多結晶シリコン膜１−２のみで構
成されている。直線Ｃ−Ｄで切断したときの断面図を図
１（ｃ）に示す。１−１は絶縁性透明基板、１−５は多
結晶シリコン膜、１−９はゲート絶縁膜、１−２は最上
層の不純物添加多結晶シリコン膜であり、これはゲート
電極となる。さらに、１−１０はソース領域、１−１１
はドレイン領域、１−１２は層間絶縁膜、１−７はソー
ス電極、１−８はドレイン電極をそれぞれ示している。
１−１５はオフセット領域の長さＬ（以下オフセット長
と呼ぶ）。

【００２３】まずはじめに、３層走査線とオフセットゲ
ート薄膜トランジスタを応用した第１の発明のアクティ
ブマトリックス基板を例として、その製造方法を説明す
る。

【００２４】図１（ａ）において直線Ａ−Ｂで切断した
ときの断面図を用い、３層走査線の製造工程に従って本
発明を説明する。図２に示すように絶縁性非晶質材料２
−１上に、非単結晶半導体薄膜２−２を成膜する。前記
絶縁性非晶質材料としては、石英基板、ガラス基板、窒
化膜あるいはＳｉＯ₂膜等が用いられる。石英基板を用
いる場合はプロセス温度は１２００℃程度まで許容され
るが、ガラス基板を用いる場合は、６００℃以下の低温
プロセスに制限される。以下では、石英基板を用い、前
記非単結晶半導体薄膜として固相成長Ｓｉ薄膜を用いた
場合を実施例として説明する。もちろん、固相成長Ｓｉ
薄膜ばかりでなく、減圧ＣＶＤ法やプラズマＣＶＤ法あ
るいはスパッタ法等で成膜された多結晶Ｓｉ薄膜やＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を用
いても本発明を実現することができる。

【００２５】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロ−放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバ−をフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う。

【００２６】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００２７】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニ−
ルを行ってもよい。固相成長アニ−ル温度は５００℃〜
７００℃とする。この様な低温アニ−ルでは選択的に、
結晶成長の活性化エネルギ−の小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニ−ル温度６００℃、アニ−
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００２８】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００２９】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパタ−ニングする。

【００３０】次に図２（ｄ）に示されているように、ゲ
−ト酸化膜２−４を形成する。該ゲ−ト酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００３１】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルド−プしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのド−ズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンド−
ズ量を少なくし、目安としては１×１０¹²ｃｍ^-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンド−ズ量を多くし、目安としては５×１０¹²ｃｍ
^-2以上にする。

【００３２】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバ−中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００３３】次に、第１の発明の３層走査線の作成プロ
セスに移る。図２（ｅ）に示されているように最下層の
不純物添加された多結晶シリコン膜２−５を成膜する。
まず、拡散法を用いた成膜方法について説明する。ＬＰ
ＣＶＤ法等の方法で多結晶シリコン膜を堆積させて、そ
の後９００〜１０００℃のＰＯＣｌ₃拡散法によりＰを
前記多結晶シリコン膜に添加する。この時、該多結晶シ
リコン膜上には薄い酸化膜が皮膜されているので、フッ
酸を含む水溶液で該酸化膜を除去する。イオン注入法に
よりＰを添加する方法もある。その他にドープト多結晶
シリコン膜を堆積させることにより最下層膜２−５とす
る方法もある。これは、ＳｉＯ₂ガスとＰＨ₃ガスの混合
ガスを分解させることにより成膜する方法である。ＬＰ
ＣＶＤ法では５００〜７００℃での熱分解、ＰＥＣＶＤ
法ではグロー放電分解によって不純物添加多結晶シリコ
ン膜が成膜される。ＰＥＣＶＤ法では３００℃程度で非
晶質シリコン膜を成膜する事ができる。前述したような
固相成長法により、このドープト非晶質シリコン膜を高
品質な多結晶シリコン膜に成長させることも有効な方法
である。

【００３４】上記のような方法で１×１０¹⁹ｃｍ^-3以上
のＰが添加された多結晶シリコン膜を５００〜２０００
Å程度堆積させる。

【００３５】一方、第２の発明においては、前期最下層
の不純物添加多結晶シリコン膜２−５が不要となる。第
１の発明と第２の発明との大きな違いはこの点のみであ
る。

【００３６】続いて図３（ａ）に示されているように、
中間層のシリサイド膜２−６を成膜し、多結晶シリコン
／シリサイド２層膜を形成する。成膜方法としては、別
々のルツボから金属とシリコンを同時に蒸着するコエバ
ポレイション法、あるいはスパッタリング法、あるいは
シラン（ＳｉＨ₄）ガスと金属弗化物ガス（例えば、Ｍ
ｏＦ₆，ＷＦ₆等）の熱分解によるＣＶＤ法等の方法があ
る。シリサイド膜の組成比の制御性が優れている点か
ら、上記の方法のなかで金属とシリコンの混晶ターゲッ
トを用いたスパッタ法がよく使われている。

【００３７】例えば、シリサイド膜としてＭｏＳｉ₂膜
を用いる場合には、ＭｏＳｉ_3.5等のようなストイキオ
メトリィよりもシリコンリッチな組成比を持つ混晶ター
ゲットをもちいてスパッタリングする。これは成膜され
た膜をストイキオメトリィな組成に近づけることと、応
力を緩和させることを目的としている。膜厚について
は、先にも述べたように、シリサイド膜と石英基板とを
比べるとその線膨張率は１桁以上も異なるので、シリサ
イド膜の膜厚は厚くても２５００Å程度が限界である。
これ以上の膜厚にすると、膜自身にクラックがはいって
しまう可能性がある。

【００３８】実施例では中間層２−６としてシリサイド
膜を用いるとして説明したが、抵抗が低くてプロセス流
動に耐える耐熱性を有する材料であれば利用することが
できる。

【００３９】次にフォトリソグラフィ法により図３
（ｂ）に示されるように前記多結晶シリコン／シリサイ
ド２層膜をパターニングする。この時、ゲート酸化膜上
の多結晶シリコン／シリサイド２層膜を除去し、走査線
の部分のみに前記多結晶シリコン／シリサイド２層膜を
残す。上層にあるシリサイド膜のエッチングレートの方
が多結晶シリコン膜のエッチングレートよりも大きいの
で、オーバーハングや逆テーパー形状とはならない。

【００４０】続いて図３（ｃ）に示されるように、最上
層の不純物添加多結晶シリコン膜２−７を成膜する。成
膜方法については、これまでに述べてきたのでここでの
詳しい説明は省略する。ただし、前記シリサイド膜の表
面が酸化されることを防ぐために、できるだけ４００℃
以下の低温成膜方法が望ましい。ＬＰＣＶＤ法でも、４
００℃以下のチャンバーに基板をセットした後に、チャ
ンバーを所定の温度に昇温させて成膜すれば問題はな
い。３層全体の厚さから考えると、最上層の多結晶シリ
コン膜の膜厚は１０００Å程度が適している。

【００４１】次に、図３（ｄ）に示されているように、
前記多結晶シリコン／シリサイド２層膜のパターンを完
全に覆うようにレジストマスク２−８を形成し、前記最
上層の不純物添加多結晶シリコン膜２−７をエッチング
する。前記最上層の不純物添加多結晶シリコン膜２−７
のパターンと前記レジストマスク２−８のパターンが同
じになったところでエッチングを終了する。エッチング
はドライエッチング装置を用いて行う。通常は、フレオ
ンガス（ＣＦ₄）をプラズマ放電させることによって多
結晶シリコンあるいはシリサイド膜あるいはポリサイド
膜等をプラズマエッチングする。この時、酸素ガス（Ｏ
₂）を混合させるとマスクとなっているレジストもエッ
チング除去しながらゲート電極を加工していくことにな
る。従って、テーパー形状のゲート電極が形成される。
Ｏ₂ガスのガス分圧を大きくすると、よりなだらかなテ
ーパー形状になる。このように、分圧比によりテーパー
形状を制御することができる。

【００４２】ソース領域及びドレイン領域を形成するた
めのイオン注入を行った後、図３（ｅ）に示されるよう
にオフセットゲート構造を作製するために最上層の不純
物添加多結晶シリコン膜２−７をさらに過剰エッチング
する。イオン注入およびオフセットゲート構造の作製に
関しては後に詳しく説明する。

【００４３】図４（ａ）に示されるようにレジストマス
ク２−８を剥離した後、図４（ｂ）に示すように層間絶
縁膜２−１３を堆積させる。

【００４４】続いて、図１（ａ）の直線Ｃ−Ｄで切断し
たときの断面図を用い、薄膜トランジスタの作製工程に
従って本発明を説明する。

【００４５】図５（ａ）から図６（ａ）までの図は、さ
きに図２（ａ）から図３（ａ）までの図を用いて説明し
た内容と同じなので、ここでは、図６（ａ）から説明を
始める。

【００４６】図６（ａ）のように、ゲート酸化膜２−４
の上に最下層の不純物添加多結晶シリコン膜２−５と中
間層のシリサイド膜２−６を積層し、多結晶シリコン／
シリサイド２層膜を形成する。ここは図３（ａ）の説明
と同じである。

【００４７】次に、前記多結晶シリコン／シリサイド２
層膜を１回のフォトエッチングによりパターニングする
が、図３（ｂ）で説明したように走査線の部分だけに残
すので、図６（ｂ）に示すように薄膜トランジスタ上に
は前記多結晶シリコン／シリサイド２層膜は残らない。

【００４８】続いて図６（ｃ）のように最上層の不純物
添加多結晶シリコン膜２−７を積層する。成膜方法につ
いては前に述べたので、ここでの詳しい説明は省略す
る。

【００４９】次に、図６（ｄ）のようにレジストマスク
２−８を形成し、エッチングすることによりゲート電極
を形成する。そして、前記レジストマスクを剥離する前
に、図６（ｅ）に示すように、イオン注入法により、前
記第１の半導体層にアクセプタ−型またはドナ−型の不
純物をイオン注入し、自己整合的にソ−ス領域およびド
レイン領域を形成する。図６（ｅ）において、２−１０
は高濃度にイオン注入されたソ−ス領域、および２−１
１はドレイン領域を示している。

【００５０】前記アクセプタ−型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナ−型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レ−ザ−ド
−ピング法あるいはプラズマド−ピング法などの方法が
ある。２−１２で示される矢印は不純物のイオンビ−ム
を表している。前記絶縁性非晶質材料２−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ド−ズ量は、１×１０¹⁴から１×１０¹⁷ｃｍ^-2程度
とする。不純物濃度に換算すると、ソ−ス２−１０およ
びドレイン領域２−１１で約１×１０¹⁹から１×１０²²
ｃｍ^-3程度である。

【００５１】続いて図７（ａ）に示すように前記レジス
トマスク２−８をマスクとして、最上層の不純物添加多
結晶シリコン膜２−７を更に過剰にエッチングし、その
パターンを細らせる。前記レジストマスク２−８の端と
前記最上層の不純物添加多結晶シリコン２−７のパター
ン端との距離（以後Ｌと記す）２−９は、少なくとも１
μｍ以上とする。このＬをオフセット長と呼ぶ。Ｌは１
から１．５μｍが適している。

【００５２】レジストマスク２−８を剥離した後、図７
（ｂ）に示すように層間絶縁膜２−１３を積層する。該
層間絶縁膜材料としては、酸化膜あるいは窒化膜などを
用いる。絶縁性が良好ならば膜厚はいくらでもよいが、
数千Åから数μｍ程度が普通である。窒化膜の形成方法
としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法など
が簡単である。反応には、アンモニアガス（ＮＨ₃）と
シランガスと窒素ガスとの混合ガス、あるいはシランガ
スと窒素ガスとの混合ガスなどを用いる。続いて、前記
層間絶縁膜の緻密化と前記ソ−ス領域及びドレイン領域
の活性化と結晶性の回復を目的として活性化アニ−ルを
行う。活性化アニ−ルの条件としては、Ｎ₂ガス雰囲気
中で８００〜１０００℃程度に低温化し、アニ−ル時間
を２０分〜１時間程度とする。９００〜１０００℃では
２０分程度のアニ−ルで不純物はかなり活性化される。
８００〜９００℃では２０分から１時間のアニ−ルをす
る。一方、はじめに５００〜８００℃で１〜２０時間程
度のアニ−ルにより結晶性を充分に回復させた後、９０
０〜１０００℃の高温で活性化させるという２段階活性
化アニ−ル法も効果がある。また、赤外線ランプやハロ
ゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）法も効果がある。さらには、
レ−ザ−ビ−ム等を用いたレ−ザ−活性化法を利用する
ことも効果がある。

【００５３】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲ−ト酸化膜界面などに存
在する欠陥や、ソ−ス、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１１を積層する前におこなって
もよい。または、後に述べる、ソ−ス電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００５４】次に図７（ｃ）に示すように、層間絶縁膜
２−１３とゲート酸化膜２−４にコンタクトホールをフ
ォトエッチングにより形成する。そして同図に示すよう
にソ−ス電極２−１４およびドレイン電極２−１５を形
成する。該ソ−ス電極及びドレイン電極は、アルミニュ
ウムあるいはクロムなどの金属材料で形成する。この様
にして薄膜トランジスタが形成される。

【００５５】以上説明したように、本発明により、走査
線の低抵抗化とともに、薄膜トランジスタのオフリーク
電流も低減でき、液晶ディスプレイの特性向上に対して
非常に大きな効果が期待される。

【００５６】本発明のようなシリサイド膜を用いた３層
走査線あるいは２層走査線によって、走査線のシート抵
抗を、従来の多結晶シリコンの場合の２５Ω／□から３
分の１の８Ω／□程度に低減することが出来る。従っ
て、先にも述べたように、液晶ディスプレイが抱える様
々な問題点を解決することが出来る。

【００５７】走査線には左右両側からゲート信号が送ら
れているので、走査線に断線が生じても、走査線抵抗が
十分に小さいので信号遅延が小さく、液晶ディスプレイ
の画面表示にはなんら影響ない。従って、ソース線と走
査線の短絡が生じていても、その短絡点の両側の走査線
を切断する事によって短絡欠陥を救済することが出来
る。このように、歩留まり向上に対して大きな効果があ
る。

【００５８】走査線抵抗が小さくなるので、走査線の時
定数τが低減する。従って、画面の中央と端での画素ト
ランジスタの立ち上がり特性が均一になる。その結果、
フリッカ或いは表示ムラを低減する事が出来る。しか
も、走査線のライン容量を低減させなくてもよいので、
画素の保持特性が低下する事はない。このように、本発
明により、画素保持特性を低下させる事なく、フリッカ
或いは表示ムラの極めて少ない液晶ディスプレイを実現
する事が出来る。

【００５９】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求される事から４インチ程度の大きなＴＦＴパネル
を作成しなければならない。この様に長い走査線を有す
るパネルを作製する場合に、本発明の効果は一段と大き
くなる。

【００６０】走査線が低抵抗化されるので、付加的な画
素保持容量線を廃止する事が可能になる。従って、開口
率が向上し、その結果、非常に明るい液晶ディスプレイ
を実現する事が可能となる。

【００６１】走査線は以上のように最上層の不純物添加
多結晶シリコン膜／シリサイド膜／最下層の多結晶シリ
コン膜３層構造あるいはシリサイド膜／多結晶シリコン
膜２層構造としたが、薄膜トランジスタ素子上のゲート
電極は最上層の不純物添加された多結晶シリコン膜１層
のみで形成した。従って、従来のように簡単にオフセッ
トゲート構造を形成することが可能になる。その結果、
薄膜トランジスタのオフリーク電流が極めて小さくな
り、画素保持特性が向上する。さらに、消費電流の低減
に対しても大きな効果がある。

【００６２】多結晶シリコン膜／シリサイド膜／多結晶
シリコン膜３層構造とする第１の発明においては、シリ
サイド膜の下に多結晶シリコン膜があるので、石英基板
とシリサイド膜との応力を緩和する効果が得られる。従
って、膜のクラック等の熱膨張率の違いに起因する欠陥
をなくすることができる。

【００６３】シリサイド膜／多結晶シリコン膜２層構造
とする第２の発明においては、デポ行程が１行程減るの
で、製造行程の簡略化や、低コスト化、さらには歩留ま
り向上等に対して効果がある。

【００６４】一方、シリサイド膜は非常に大きな凹凸の
表面を持っているが、最上層に多結晶シリコン膜を積層
させる事により、この凹凸はならされて平坦な表面を得
る事が出来る。その結果、このゲート電極上に積層され
る酸化膜の密着が改善され、これにコンタクトホールを
開ける場合の異常エッチが解消される。

【００６５】また、これまでの説明では走査線を３層あ
るいは２層として走査線抵抗を下げることをおもに述べ
てきたが、駆動回路を集積したアクティブマトリックス
基板においては、駆動回路を構成する薄膜トランジスタ
間の接続配線にも本発明を応用することができる。従っ
て、回路の遅延時間が低減し、さらに高速動作が可能と
なる。

【００６６】オフセットゲート構造を有しているので、
画素の保持特性が改善される。さらに、消費電流の低減
に対しても大きな効果が期待される。

【００６７】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。

【００６８】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメ−ジセンサ−に応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラ−読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメ−ジセンサ−チップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサ−チップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００６９】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００７０】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあるいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００７１】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 （ａ）から（ｄ）は、本発明の実施例を示す
アクティブマトリックス型液晶表示装置の平面図及び構
造断面図である。

【図２】 （ａ）から（ｅ）は、本発明のアクティブマ
トリックス型液晶表示装置の製造方法を示す工程断面図
である。ただし、図１（ａ）の直線Ａ−Ｂで切った時の
断面図である。

【図３】 （ａ）から（ｅ）は、本発明のアクティブマ
トリックス型液晶表示装置の製造方法を示す工程断面図
である。ただし、図３（ａ）は、図２（ｅ）から続いて
いる。

【図４】 （ａ）、（ｂ）は、本発明のアクティブマト
リックス型液晶表示装置の製造方法を示す工程断面図で
ある。ただし、図４（ａ）は、図３（ｅ）から続いてい
る。

【図５】 （ａ）から（ｅ）は、本発明のアクティブマ
トリックス型液晶表示装置の製造方法を示す工程断面図
である。ただし、図１（ａ）の直線Ｃ−Ｄで切った時の
断面図である。

【図６】 （ａ）から（ｅ）は、本発明のアクティブマ
トリックス型液晶表示装置の製造方法を示す工程断面図
である。ただし、図６（ａ）は、図５（ｅ）から続いて
いる。

【図７】 （ａ）から（ｃ）は、本発明のアクティブマ
トリックス型液晶表示装置の製造方法を示す工程断面図
である。ただし、図７（ａ）は、図６（ｅ）から続いて
いる。

【図８】 （ａ）、（ｂ）は、従来のアクティブマトリ
ックス型液晶表示装置に用いられている薄膜トランジス
タおよび走査線の構造断面図である。

【符号の説明】

１− ２ 最上層の不純物添加された多結晶シリコン膜 １− ３ シリサイド膜 １− ４ 最下層の不純物添加された多結晶シリコン膜 １− ７ ソース線 １− ８ 画素電極 １−１０ ソ−ス領域 １−１１ ドレイン領域 １−１３ ３層走査線 １−１４ 多結晶シリコン／シリサイド２層膜 １−１５ オフセット長 ２− １ 絶縁性透明基板 ２− ３ 多結晶シリコン薄膜 ２− ４ ゲート絶縁膜 ２− ５ 最下層の不純物添加された多結晶シリコン膜 ２− ６ シリサイド膜 ２− ７ 最上層の不純物添加された多結晶シリコン膜 ２− ８ レジストマスク ２− ９ オフセット長 ２−１０ ソース領域 ２−１１ ドレイン領域

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に、互いに交差配置された複数の
   走査線及び複数の信号線と、前記走査線及び前記信号線
   の交点に対応して配置された薄膜トランジスタとを有す
   るアクティブマトリックス基板において、 前記走査線は、第1の多結晶シリコン薄膜、シリサイド
   膜、第２の多結晶シリコン薄膜をこの順に積層した積層
   構造を有し、 前記走査線における前記第1の多結晶シリコン薄膜、前
   記シリサイド膜及び前記第２の多結晶シリコン薄膜のう
   ちの前記第２の多結晶シリコン薄膜が延在して前記薄膜
   トランジスタのゲート電極となることを特徴とするアク
   ティブマトリックス基板。
2. 【請求項２】 基板上に、互いに交差配置された複数の
   走査線及び複数の信号線と、前記走査線及び前記信号線
   の交点に対応して配置された薄膜トランジスタとを有す
   るアクティブマトリックス基板において、 前記走査線は、シリサイド膜及び多結晶シリコン薄膜を
   この順に積層した積層構造を有し、 前記走査線における前記シリサイド膜及び前記多結晶シ
   リコン薄膜のうちの前記多結晶シリコン薄膜が延在して
   前記薄膜トランジスタのゲート電極となることを特徴と
   するアクティブマトリックス基板。
3. 【請求項３】 基板上に、互いに交差配置された複数の
   走査線及び複数の信号線と、前記走査線及び前記信号線
   の交点に対応して配置された薄膜トランジスタとを有す
   るアクティブマトリックス基板の製造方法において、 前記基板上に、第１の多結晶シリコン薄膜及びシリサイ
   ド膜を積層し、前記第１の多結晶シリコン薄膜及びシリ
   サイド膜をパターニングする工程と、 前記基板上に、パターニングされた前記第１の多結晶シ
   リコン薄膜及びシリサイド膜と重なるように、第２の多
   結晶シリコン薄膜を形成してパターニングする工程と、
   を有し、 前記走査線を、前記第１の多結晶シリコン薄膜、前記シ
   リサイド膜及び前記第２の多結晶シリコン薄膜の積層構
   造により形成し、 前記薄膜トランジスタのゲート電極を、前記走査線にお
   ける前記第1の多結晶シリコン薄膜、前記シリサイド膜
   及び前記第２の多結晶シリコン薄膜のうちの前記第２の
   多結晶シリコン薄膜を延在させて形成してなることを特
   徴とするアクティブマトリックス基板の製造方法。
4. 【請求項４】 基板上に、互いに交差配置された複数の
   走査線及び複数の信号線と、前記走査線及び前記信号線
   の交点に対応して配置された薄膜トランジスタとを有す
   るアクティブマトリックス基板の製造方法において、 前記基板上に、シリサイド膜を形成してパターニングす
   る工程と、 前記基板上に、パターニングされた前記シリサイド膜と
   重なるように、多結晶シリコン薄膜を形成してパターニ
   ングする工程と、を有し、 前記走査線を、前記シリサイド膜及び前記多結晶シリコ
   ン薄膜の積層構造により形成し、 前記薄膜トランジスタのゲート電極を、前記走査線にお
   ける前記シリサイド膜及び前記多結晶シリコン薄膜のう
   ちの前記多結晶シリコン薄膜を延在させて形成してなる
   ことを特徴とするアクティブマトリックス基板の製造方
   法。