JP2000286423A

JP2000286423A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JP2000286423A
Application number: JP13815299A
Authority: JP
Inventors: Tetsuo Kawakita; 哲郎河北; Keizaburo Kuramasu; 敬三郎倉増; Shigeo Ikuta; 茂雄生田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-26
Filing date: 1999-05-19
Publication date: 2000-10-13

Abstract

(57)【要約】（１）近年の大型かつ画素密度の高い大型液晶パネル等
に使用される小さな薄膜トランジスタのソース及びドレ
イン電極用のコンタクトホール形成において、エッチン
グ不足による絶縁膜残り、あるいはオーバーエッチング
による半導体層の消失が発生するのを防止する。（２）ソース電極、ドレイン電極の半導体層との確実な
電気的接触を図ること。【解決手段】（１）コンタクトホール部のシリコン膜
を二層構成等としてあらかじめ厚く形成する。（２）電極金属と半導体間にシリサイド層を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタに
関し、特に液晶ディスプレイ等に用いられる基板上で所
定の配列に形成された薄膜トランジスタ素子やその製造
方法に関する。

【０００２】

【従来の技術】現在、マルチメディア機器や携帯、通信
機器には非常に多くの液晶表示装置が用いられてきてい
る。そして、これらの電子機器に採用されている液晶表
示装置は、増々高精細化、すなわち画素の微細、高性能
化が要求されるようになっている。

【０００３】特に、薄膜トランジスタ（素子、以下ＴＦ
Ｔとも記す）を用いた液晶表示部では、画素部やその駆
動回路を構成するＴＦＴのサイズの縮小化が進められて
きている。

【０００４】以下、従来用いられてきている画素部のＴ
ＦＴのうち、トップゲートと言われている型の構造の一
例を図１に示す。

【０００５】本図に示すように、ガラス基板１上にはア
ンダーコート層としてのＳｉＯ₂膜２が形成されてお
り、その上にアモルファスシリコンをレーザーアニール
により多結晶化したシリコンからなる半導体層（材料）
３が形成されている。そしてチャネルを形成する部分に
ゲート絶縁膜５が形成され、その上にゲート電極６が形
成され、更にその上に層間絶縁膜７が形成されている。
なお、この層間絶縁膜の役割は、基板上に多数形成され
た各トランジスタ素子のソース電極線、ドレン電極線と
半導体層が接触するのを防止すること、画素電極等のシ
ョートを防止すること等にある。

【０００６】また、ソース電極とドレイン電極に挟まれ
た領域たるチャネルの両端部の層間絶縁膜に、半導体層
３に至るまでのコンタクトホール９が形成され、この部
分に金属からなるソース電極１０とドレイン電極１１が
形成されている。

【０００７】そして、ソース電極とドレイン電極に接触
する部分の半導体層３１、３２には、イオンドーピング
等によって３価若しくは５価の不純物原子がドーピング
されてその表面層が低抵抗化されている。

【０００８】なおこれは、半導体層と金属層が接触する
際に生じる電気的障壁を大きく緩和させてコンタクト抵
抗の低減を図るためである。

【０００９】

【発明が解決しようとする課題】しかしながら、本図１
に示す構造では、今後さらにＴＦＴの微細化とパネルサ
イズの大型化が進んだ場合に、以下に説明するような問
題が生じる。

【００１０】まず構造の面からであるが、微細化が進む
と素子全体の寸法が小さくなるので、半導体層と金属層
の接触面積も小さくなる。従って、この逆にコンタクト
抵抗が大きくなる。ところで、このコンタクト抵抗は薄
膜トランジスタの駆動能力に大きく影響し、この値が大
きくなると駆動能力が低下する。

【００１１】そして、将来のＴＦＴの益々の小型化のも
とこのような傾向が増大すると、基板上にＴＦＴを配列
した場合、信号を供給する側から遠い位置にあるトラン
ジスタは動作せず、このため画素に十分な電荷が充電で
きず、画像が映らないといった現象が現れうる。

【００１２】次に、製造の面からであるが、コンタクト
ホールの形成が困難となってくる。

【００１３】以下、図２を参照しながらこれを説明す
る。

【００１４】（ａ）多結晶化された半導体薄膜３上にゲ
ート絶縁膜５が形成され、その上にゲート電極６、層間
絶縁膜７が形成されている。

【００１５】（ｂ）ソース電極とドレイン電極を形成す
るため、コンタクトホールを形成することとなるが、Ｔ
ＦＴの寸法が小さくなるに伴い、このコンタクトホール
の直径も１０μｍ以下、近年は数μｍを目指し、将来は
１μｍ程度となると予想される。従って、コンタクトホ
ールをウエットエッチングで形成するのはその直径の寸
法出し等の面から困難（現時点では勿論、近い将来にお
いても、どうしても２、３μｍ程度の誤差が生じる）で
あり、ドライエッチングで行なうこととなる。

【００１６】そして、そのためには、まず各電極を形成
する領域に開口８０を有したレジストパターン８を形成
する。

【００１７】（ｃ）この開口下の層間絶縁膜及びゲート
絶縁膜をエッチングガスで除去していくこととなる。な
おこの際用いるガス２１は、例えばＣＦ₄とＣＨＦ₃と
Ｏ₂との混合ガスであり、反応性イオンエッチング（Ｒ
ＩＥ）を行う。

【００１８】ところで、このエッチングに使用するガス
は、Ｓｉ系〔その他、ＳｉーＧｅ（最大３０％）、Ｓｉ
ーＧｅーＣ（最大５％）〕の材料をエッチングするとき
に用いられているものであり、層間絶縁膜やゲート酸化
膜等の酸化膜とＳｉとの両方ともエッチングする。従っ
て、ソース電極やドレイン電極を形成するためのコンタ
クトホールを作るときには、酸化膜とＳｉの選択比を高
くした条件（前者がエッチングし易い条件）を設定する
必要がある。

【００１９】しかし、完全に酸化膜だけをエッチング
し、Ｓｉはエッチングしないような条件を設定すること
は、両物質が化学的に近い性質を有するため、本願出願
時点はもとより、近い将来においても困難である。

【００２０】その結果、基板全体にわたってコンタクト
ホール底部に層間絶縁膜とゲート絶縁膜として形成され
た酸化膜５、７１を全く残さずきれいにエッチングする
ためには、その下の半導体層（Ｓｉ）まで多少エッチン
グする必要がある。

【００２１】しかしながら、近年のＴＦＴへの小型化へ
の要請のみならず、ガラス基板上でレーザー照射により
アモルファスシリコンを溶融、再結晶すること、またこ
の際ＴＦＴの電界効果移動度の向上等の性能の面からで
きる限り大きい結晶、望むらくは単結晶化したいという
要請とから、このシリコン層は１０００Å以下、望むら
くは３００〜６００Å、特に５００Å前後と薄膜化しつ
つある。

【００２２】従って、このエッチングの際、酸化膜の厚
みのばらつきやエッチングレートのばらつきが大きい
と、半導体層がエッチングされすぎて、図２の（ｄ）に
示すように薄くなったり、ひどい場合には消失したりす
る箇所３０が発生したりしかねない。

【００２３】また、薄くなったりしないまでも、当該コ
ンタクトホール底部の半導体層はダメージを受けて高抵
抗層３３を形成したりする。

【００２４】そうなると、コンタクトホール底部の直径
が小さい場合に特にそうであるが、下部の半導体層とソ
ース電極やドレイン電極とのコンタクト抵抗が非常に高
くなったり、導通が取れなくなったりしてコンタクト不
良を引き起こす。

【００２５】特に、近年の液晶パネルの大型化、この一
方で画素の密度の増大等に伴うＴＦＴの微細化と個数の
増大化のもと、この問題は重大である。

【００２６】といって、半導体層を厚く形成したり、エ
ッチングに際して絶縁物にのみ、そして良好に作用する
何か他のガスを使用するのは、現時点は勿論、近い将来
も困難である。

【００２７】また、ボトムゲート型のトランジスタにお
いても同様の問題がある。

【００２８】このため、何れの型のＴＦＴ、トランジス
タであっても、その微細化を図るに際して、コンタクト
抵抗が高くならず、しかもコンタクトホール形成時のエ
ッチングも容易なＴＦＴやその製造方法の開発が望まれ
ていた。

【００２９】

【課題を解決するための手段】本発明は、以上の課題に
鑑みなされたものであり、第１の発明群は、半導体膜の
ソース電極及びドレイン電極と接する領域やその近傍の
みをチャネル領域よりも厚く形成することとしている。
これにより、ＴＦＴの素子としての性能の優秀性を確保
しつつドライエッチングで広い基板にコンタクトホール
形成する際に、多少のオーバーエッチングで半導体層が
消失することを防止し、併せて低いコンタクト抵抗を確
保している。

【００３０】また、第２の発明群は、半導体膜とソース
電極及びドレイン電極との間にシリサイド膜を形成する
こととしている。これにより各電極と半導体膜の電気的
接触を確実にし、併せて層間絶縁膜のエッチング時にエ
ッチングストッパーとしての役を担わせている。

【００３１】具体的には、以下の構成としている。

【００３２】第１の発明群の請求項１においては、チャ
ネル領域、ソース領域及びドレイン領域となる半導体薄
膜と、層間絶縁膜と、ゲート絶縁膜と、ボトムゲート型
ならば層間絶縁膜にトップゲート型ならばこれに加えて
ゲート絶縁膜にも形成されたコンタクトホールを介して
（利用して）半導体薄膜に接続されるソース電極及びド
レイン電極とを有する基板上に形成された薄膜トランジ
スタの製造方法であって、半導体薄膜の少なくともソー
ス電極及びドレイン電極と接続するためのコンタクトホ
ールの形成される領域（含む、その近傍１〜２μｍの周
囲。なお、現時点では製造技術上の制約もあり、この場
合やさらに広い場合が多いであろう）をチャネル領域よ
りも例えば２（１．５〜２．５、好ましくは１．１５〜
１．８５）倍程度あるいは３００（２００〜４００、好
ましくは２７０〜３３０）Å程度厚く形成する非チャネ
ル領域増厚形成ステップを有している。

【００３３】なお、念のため記載するならば他の発明で
もそうであるが、基板上の半導体に対して、ＴＦＴとし
て充分に作用する様に、水素の追い出し、レーザアニー
ル、ダングリングボンドの結合、ドーピング等の処理が
必要に応じて適宜なされるのは勿論である。

【００３４】請求項２の発明においては、請求項１の発
明の非チャネル領域増厚形成ステップは、半導体薄膜の
少なくともソース電極及びドレイン電極と接する領域を
複数回（所要工数を少なくするため、原則は２回）の成
膜工程により他部より厚く形成する複数回成膜ステップ
である。

【００３５】請求項３の発明においては、基板上のソー
ス電極及びドレイン電極に対応した位置のみに第１の半
導体薄膜を形成する第１半導体薄膜形成ステップと、形
成された第１の半導体薄膜を覆って第２の半導体薄膜を
薄膜トランジスタ形成部のみに選択的に形成する第２半
導体薄膜形成ステップと、形成された第２の半導体薄膜
を覆ってゲート絶縁膜を形成するゲート絶縁膜形成ステ
ップと、形成されたゲート絶縁膜の上部にゲート電極を
形成するゲート電極形成ステップと、形成されたゲート
絶縁膜とゲート電極を覆って層間絶縁膜を形成する層間
絶縁膜形成ステップと、形成されたゲート絶縁膜及び層
間絶縁膜のソース電極、ドレイン電極に対応した位置に
ドライエッチングにて各素子毎２個のコンタクトホール
を充分な精度寸法で形成するコンタクトホール形成ステ
ップと、形成されたコンタクトホールを１個ずつ使用し
て、その内部に上記半導体薄膜に接続されたソース電
極、ドレイン電極を各素子毎各１個形成する電極形成ス
テップとを有している。

【００３６】請求項４の発明においては、請求項３の発
明がトップゲート型の薄膜トランジスタを対象としてい
るのに対して、ボトムゲート型の薄膜トランジスタを対
象としてなされたものである。このため、ゲート電極の
位置の相違のため、各ステップの順番等に多少の相違は
あるものの、重要なステップは同じくなされ、同様の効
果が発揮される。

【００３７】請求項５の発明においては、基板上の所定
の位置に第１の半導体薄膜を形成する第１半導体薄膜形
成ステップと、形成された第１の半導体薄膜上のソース
電極及びドレイン電極に対応した位置（勿論、多少の余
裕を見て両電極の外周部にも形成する場合を含む）のみ
に第２の半導体薄膜を形成する第２半導体薄膜形成ステ
ップと、形成された第１と第２の半導体薄膜を覆ってゲ
ート絶縁膜を形成するゲート絶縁膜形成ステップと、形
成されたゲート絶縁膜の上部にゲート電極を形成するゲ
ート電極形成ステップと、形成されたゲート絶縁膜とゲ
ート電極を覆って層間絶縁膜を形成する層間絶縁膜形成
ステップと、形成されたゲート絶縁膜と層間絶縁膜のソ
ース電極、ドレイン電極に対応した位置にドライエッチ
ングにてコンタクトホールを形成するコンタクトホール
形成ステップと、形成されたコンタクトホール内に半導
体薄膜に接続されたソース電極、ドレイン電極を形成す
る電極形成ステップとを有している。

【００３８】請求項６の発明においては、請求項５の発
明がトップゲート型の薄膜トランジスタを対象としてい
るのに対して、ボトムゲート型の薄膜トランジスタを対
象としてなされたものである。このため、ゲート電極の
位置の相違のため、各ステップの順番等に多少の相違は
あるものの、重要なステップは同じくなされ、同様の効
果が発揮される。

【００３９】請求項７の発明においては、例えば１４〜
２０インチ程度の液晶表示装置用のガラス基板上に半導
体薄膜を本来必要とされる厚さよりも厚く形成する半導
体薄厚膜形成ステップと、形成された半導体薄膜のソー
ス電極及びドレイン電極に対応した領域のみを残して他
の領域を本来の厚さとなるよう反応除去等して薄く加工
する薄膜化ステップと、薄く加工された半導体薄膜を覆
ってゲート絶縁膜を形成するゲート絶縁膜形成ステップ
と、形成されたゲート絶縁膜の上部にゲート電極を形成
するゲート電極形成ステップと、形成されたゲート電極
とゲート絶縁膜を覆って層間絶縁膜を形成する層間絶縁
膜形成ステップと、形成されたゲート絶縁膜と層間絶縁
膜のソース電極、ドレイン電極に対応した位置にドライ
エッチングにてコンタクトホールを形成するコンタクト
ホール形成ステップと、形成されたコンタクトホール内
に半導体薄膜に接続された（されることとなる）ソース
電極、ドレイン電極を形成する電極形成ステップとを有
している。

【００４０】請求項８の発明においては、請求項７の発
明がトップゲート型の薄膜トランジスタを対象としてい
るのに対して、ボトムゲート型の薄膜トランジスタを対
象としてなされたものである。このため、ゲート電極の
位置の相違のため、各ステップの順番等に多少の相違は
あるものの、重要なステップは同じくなされ、同様の効
果が発揮される。

【００４１】請求項９の発明においては、チャネル領
域、ソース領域及びドレイン領域となる半導体薄膜と、
層間絶縁膜と、ゲート絶縁膜と、ボトムゲートならば層
間絶縁膜にトップゲートならばこれに加えてゲート絶縁
膜にも形成されたコンタクトホールを介して半導体薄膜
に接続されるソース電極及びドレイン電極とを有する基
板上に形成された薄膜トランジスタであって、前述の各
製造方法の発明で製造したため、半導体薄膜のソース電
極及びドレイン電極と接続するためのコンタクトホール
の形成される領域をチャネル領域の外周部よりも厚く形
成した、非チャネル領域増厚形成半導体部を有している
ことを特徴としている。

【００４２】なお、非晶質シリコンのレーザによるアニ
ーリング時の均質性確保の面からは２倍程度あるいは３
００Å程度厚く形成するのが好ましいが、これは基板の
大きさとドライエッチングの精度との兼ね合いとなる。

【００４３】請求項１０の発明においては、半導体薄膜
は、絶縁材と同系統かつ液晶表示装置に使用されるシリ
コン、シリコン・ゲルマニウム若しくはシリコン・ゲル
マニウム・炭素からなるシリコン系統半導体薄膜であ
る。

【００４４】また、本発明の第２の発明群の請求項１１
の発明においては、第１の発明群と同じ目的、用途の半
導体素子の製造方法において、トップゲート型、ボトム
ゲート型いずれの型のトランジスタ素子であっても、ソ
ース電極及びドレイン電極と半導体膜との間に、両者の
電気的接続を確実にし、併せてコンタクトホール形成時
の半導体膜の保護を図るために、いわば両電極の一部
（最下層）としてのシリサイド層を設けている。

【００４５】請求項１２の発明においては、請求項１１
の発明のシリサイドとして、シリコンと反応の制御がし
易い、しかもポリシリコンとはガラス基板の耐熱温度
（約６００℃）よりも低い温度でシリサイドを形成する
チタン、ニッケル、プラチナ若しくはコバルト中から選
定された金属の化合物を選定している。なお、クリスタ
ルシリコンの場合には、特別な触媒でも使用すれば別で
あるが、これらの金属であっても実用上必要なシリサイ
ドを形成するためには、６００℃以上の温度が必要であ
る。

【００４６】請求項１３の発明においては、請求項１１
の発明のソース電極及びドレイン電極は各々複数の金属
層からなる複数層ソース電極及び複数層ドレイン電極で
あり、シリサイド層形成ステップに先立ち、複数層ソー
ス電極及び複数層ドレイン電極の形成される部分に、チ
タン、ニッケル、プラチナ若しくはコバルトから選ばれ
た少なくとも１種類の金属膜をシリコン膜上に複数層ソ
ース電極及び複数層ドレイン電極の最下層の層として形
成する最下層膜形成ステップを有し、シリサイド膜形成
ステップは、形成された最下層の膜の金属の（少くも）
下部とシリコン膜上部のシリコンとを確実に電気的に接
続させるのを兼ねて反応させる反応小ステップとを有し
ていることを特徴としている。

【００４７】請求項１４の発明においては、基板上の所
定の位置にシリコン膜を形成するシリコン膜形成ステッ
プと、形成されたシリコン膜上全面にゲート絶縁膜を形
成するゲート絶縁膜形成ステップと、ソース電極及びド
レイン電極に対応した位置（ここに、「対応した位置」
とは、電極形成用のコンタクトホールの直径よりも多少
広い位置をも含む）の形成されたゲート絶縁膜を除去し
た後、全面に第１の金属膜を形成する第１金属膜形成ス
テップと、形成された第１の金属膜と同じくシリコン膜
が直接接している部分で第１の金属とシリコンをガラス
基板の耐熱温度に対して余裕のある温度で反応させてシ
リサイド層を形成するシリサイド層形成ステップと、ゲ
ート絶縁膜上の第１の金属膜を取り去り、その後上記シ
リコン膜上のゲート電極に対応した位置に後述の層間絶
縁膜用のエッチングガスに侵され難い金属からなる第２
の金属膜を形成し、更にその後で全面に層間絶縁膜を形
成するゲート電極形成考慮層間絶縁膜形成ステップと、
シリサイド層及び第２の金属膜をエッチングストッパー
層として層間絶縁膜をドライエッチングしてゲート電
極、ドレイン電極、ソース電極に対応した位置のみにコ
ンタクトホールを形成するコンタクトホール形成ステッ
プと、その後全面にシリサイドと接触の良好な金属から
なる第３の金属膜を形成し、不必要な部分は除去し、必
要な部分のみ選択的にゲート電極、ドレイン電極、ソー
ス電極若しくはそれらの最下層の金属層（上部は別の金
属とする）を形成する電極等形成ステップとを有してい
ることを特徴としている。

【００４８】請求項１５記載の発明においては、シリコ
ン膜形成ステップは、シリサイドによる電気抵抗の低下
の効果が大きい６５０Å以下の膜厚に形成する薄シリコ
ン膜形成ステップであり、同じくコンタクトホール形成
ステップは、底部の直径が４μｍ以下に形成する小径コ
ンタクトホール形成ステップであることを特徴としてい
る。

【００４９】請求項１６記載の発明においては、コンタ
クトホール形成ステップに先立ち、第３の金属膜の材料
として、電気的接触向上のため第１の金属膜と同じ金属
を材料として選定する同一金属選定ステップを有してい
ることを特徴としている。

【００５０】請求項１７、同１８、同１９の発明におい
ては、請求項１４、同１５、同１６の発明がトップゲー
ト型トランジスタを対象としてなされたのに対して、各
々ボトムゲート型の薄膜トランジスタを対象としてなさ
れたものである。このため、ゲート電極の位置の相違の
ため、トランジスタの製造に際しての各ステップの順番
等に多少の相違はあるものの、重要なステップは同様に
なされ、同様の効果が発揮される。

【００５１】請求項２０の発明においては、基本的には
請求項１４の発明と同じであるが、基板上の所定の位置
にシリコン膜を形成するシリコン膜形成ステップと、形
成されたシリコン膜上のソース電極及びドレイン電極に
対応した位置のみに第１の金属膜を形成した後、この第
１の金属膜とシリコン膜を反応させて両膜の間にシリサ
イド層を形成するシリサイド層形成ステップと、その後
シリコン膜上全面に絶縁膜、次いで絶縁膜用のエッチン
グガスに侵されない金属からなる第２の金属膜を形成す
る絶縁膜金属膜形成ステップと、絶縁膜上に形成された
第２の金属膜をゲート電極に対応した位置にのみ（選択
的に）残した後、全面に層間絶縁膜を形成するゲート電
極層間絶縁膜形成ステップとを有しているのが相違す
る。

【００５２】請求項２１、同２２の発明においては、各
々請求項１５、同１６の発明と同様の効果が発揮され
る。

【００５３】請求項２３の発明においては、シリサイド
を形成する金属を下層、層間絶縁膜のエッチング時にス
トッパーとなる、そして電気抵抗の低い金属を上層とし
て、ソース電極、ドレイン電極方向の断面が少くも一方
で２段に変化するマスク兼用ゲート電極が形成される。
そして、ＬＤＤ構造の薄膜トランジスタとしての機能発
揮のため、このマスク兼用ゲート電極をマスクとして不
純物が注入される。またこのため、ゲート電極の各層の
膜厚はその事を考慮して定められる。

【００５４】請求項２４、同２５の発明においては、各
々広く一般の薄膜トランジスタを対象としてなされた請
求項１５、同１６の発明と同様の処理が、ＬＤＤ構造の
薄膜トランジスタを対象としてなされる。このため、Ｌ
ＤＤ構造の薄膜トランジスタにおいて同様の効果が発揮
される。

【００５５】また、請求項２５の発明においては、チャ
ネル領域の水素の打ち込みが抑制される。

【００５６】請求項２６の発明においては、請求項２３
の発明におけるマスク兼用ゲート電極が、最下層の金
属、中層のシリサイド、上層のシリコンの状態で不純物
の注入がなされる。このため、ＬＤＤ構造は２段とな
る。なお、上層のシリコンは完成時その一部が残ってい
ても、除去されていてもよい。なおまた、このため、金
属層とシリコン層の厚さ、シリサイド層形成の温度や時
間は、マスクとしての使用を考慮して定められる。

【００５７】請求項２７、同２８の発明においては、各
々ＬＤＤ構造薄膜トランジスタを対象としてなされた請
求項２４、同２５の発明と同様の処理が、２段ＬＤＤ構
造の薄膜トランジスタを対象としてなされる。このた
め、２段ＬＤＤ構造の薄膜トランジスタにおいて請求項
２４、同２５の発明と、更には請求項１５、同１６の発
明と同様の効果が発揮される。

【００５８】請求項２９の発明においては、チャネル領
域、ソース領域及びドレイン領域となる半導体薄膜と、
層間絶縁膜と、ゲート電極と、ゲート絶縁膜と、ボトム
ゲート型ならば層間絶縁膜にトップゲート型ならばこれ
に加えてゲート絶縁膜に形成されたコンタクトホールを
介して半導体薄膜に接続されるソース電極及びドレイン
電極とを有する基板上に形成された薄膜トランジスタで
あって、半導体薄膜のソース電極及びドレイン電極と接
続するためのコンタクトホールの形成される領域の半導
体薄膜とソース電極及びドレイン電極間に電極と半導体
層との電気的接触を良好にするためのシリサイド層を有
していることを特徴としている。

【００５９】請求項３０の発明においては、ソース電極
及びドレイン電極は各々、多層構造か否かは別にして、
ともかく各々ソース領域、ドレイン領域上の前記シリサ
イド層に接する部分は、シリサイドの原料金属と同一の
金属であるため、単に材料手配の面だけでなく、電気的
接触が良好となる材料金属統一型ソース電極、材料金属
統一型ドレイン電極であることを特徴としている。

【００６０】請求項３１及び同３３の発明においては、
請求項３０及び同２９の発明におけるシリサイドの原料
金属は、チタン、ニッケル、プラチナ若しくはコバルト
を含有しているため、請求項１３の発明と同様の効果が
発揮される。

【００６１】請求項３２、同３４の発明においては、物
の発明と方法の発明という相違はあるものの各々請求項
１５の発明と同様の構成と成り、同様の効果が発揮され
る事となる。

【００６２】請求項３５乃至同４０の発明においては、
物の発明と方法の発明という相違はあるものの各々請求
項２３乃至同２８の発明と同様の構成と成り、同様の効
果が発揮される。

【００６３】

【発明の実施の形態】以下、本発明をその好ましい実施
の形態に基づいて説明する。

【００６４】（第１の実施の形態）本実施の形態は第１
の発明群のものである。

【００６５】図３は、本発明に係る薄膜トランジスタの
製造方法の第１の実施の形態の内容、具体的には各処理
に伴って薄膜トランジスタが製造されていく様子を示し
たものである。以下、本図を参照しながら、この手順を
順に説明する。（ａ）ガラス基板１上にアンダーコートのＳｉＯ₂膜２
を全面に形成する。次いで、この上からＴＦＴのソース
電極及びドレイン電極を形成する位置にのみシリコン膜
３を厚さ数百Å程度に形成する。なお、この形成位置や
後述のＴＦＴを形成する位置等は、基板というよりも液
晶表示装置のパネル上の表示面の、ひいては画素やその
駆動部の配置から定まる。更に、特定の位置にのみシリ
コン膜を形成する手段としては、一旦基板全面にシリコ
ン膜を形成後、不必要部のシリコン膜を除去する等種々
あるが、これはいわゆる周知技術であるため、その詳細
な説明等は、本発明に直接関係する場合を除き省略す
る。そして、これは他の物質の膜についても同様であ
る。（ｂ）ＴＦＴを形成する位置にのみシリコン膜４を厚さ
数百Å程度に形成する。

【００６６】これにより、後にソース電極及びドレイン
電極とコンタクトを取る領域のシリコン膜は、同３と同
４の二層構造であるため、チャネル領域より厚くなって
いる。なお、本実施の形態では、シリコン膜３、同４
は、ＣＶＤ法で成膜され、エキシマレーザーアニール等
により多結晶化されている。（ｃ）ゲート絶縁膜５を基板上の全面に形成する。な
お、このゲート絶縁膜５の形成方法としてはＣＶＤ法が
望ましく、その厚みは数百Å程度である。（ｄ）金属膜からなるゲート電極６をＴＦＴの配置、形
状から定まる所定の位置に形成する。ここでは、低抵抗
の面からアルミ合金膜とした。

【００６７】更に、基板全面に層間絶縁膜７を形成す
る。形成方法はＣＶＤ法によるもので、ＳｉＯ₂膜を５
０００Åの厚みで形成した。なお、厚みは数千Åであれ
ばよい。（ｅ）コンタクトホールを形成するための前処理を行な
う。具体的には、まずソース電極、ドレイン電極に対応
した位置にコンタクトホールを形成するために、これに
対応した位置のレジスト８の塗布、すなわち、レジスト
パターンを形成する。本図（ｅ）においては、層間絶縁
膜のコンタクトホール形成部にはレジストが形成されず
孔８０が設けられているのがわかる。（ｆ）層間絶縁膜７とゲート絶縁膜５をドライエッチン
グで加工し、ソース電極、ドレイン電極それぞれに対応
した位置にコンタクトホール９を形成する。なお、エッ
チングガスとしてはＣＦ₄とＣＨＦ₃とＯ₂の混合ガス
を用いて反応性イオンエッチング（ＲＩＥ）を行う。

【００６８】さてこの場合、コンタクトホールの下やそ
の近傍のシリコン膜３、４は二層構成であるため、完全
に層間絶縁膜とゲート絶縁膜を除去するため多少のオー
バーエッチングをかけてもシリコン膜が消失してしまう
ことはない。

【００６９】ひいては、コンタクトホール底部に層間絶
縁膜であるＳｉＯ₂が残ることはなく、逆に半導体層も
充分存在し、良好なコンタクトホールの形成がなされる
こととなる。しかもこの際、コンタクトホール部のシリ
コン膜が充分厚いだけに、後述のソース電極、ドレイン
電極とシリコン薄膜の接触面積も充分確保されることと
なる。なおこれは、後述の他の実施の形態でも同様であ
る。（ｇ）レジストパターンを除去した後、ソース電極及び
ドレイン電極形成用膜を全面に形成し、更にソース電
極、ドレイン電極に対応した位置にのみ上記電極形成用
膜を残して他はエッチングする。これにより、コンタク
トホールを介して半導体層に良好に接触するソース電極
１０、ドレイン電極１１が形成される。

【００７０】なお、以上の他必要に応じてソース電極
部、ドレイン電極部、ゲート電極部への不純物たるＰや
Ｂイオンの打ち込み等がなされるのは勿論であるが、こ
れらはいわゆる周知技術であるため、その説明は省略す
る。そしてこのことは、他の実施の形態でも同様であ
る。

【００７１】以上説明してきたように、本実施の形態に
よれば、コンタクトホールを形成する工程において絶縁
膜の下の半導体膜が厚く設けられているため、絶縁膜除
去のためのドライエッチングの際に、余裕をもってオー
バーエッチングをかけることができる。このため、基板
全面にわたって良好なコンタクトホールを形成すること
が可能となる。

【００７２】しかも、単にコンタクトホールと電極との
接触が良好になるだけでなく、コンタクトホール形成部
の外周部には厚膜部の形成上の制約もあり（コンタクト
ホールの直径と丁度同じ直径の厚膜部とすることは困難
であり、このためどうしてもコンタクトホールの直径よ
りも多少大きくなる）円筒状にシリコンが存在するた
め、当該コンタクトホール内に形成されたソース電極、
ドレン電極とシリコン膜との接触面積が増加する。この
ため、この面からも接触抵抗が少なくなる。

【００７３】しかも更に、トランジスタ素子としての基
本的な機能発揮に関係の深いチャネル領域は最初から薄
膜のままであるため、レーザアニールによる溶融、再結
晶化に不都合が生ぜず、ひいては結晶粒子の大きいシリ
コンよりなるため、素子としての基本性能の劣化もな
い。なお、これらのことは後述の第２〜第４の実施の形
態でも同様である。

【００７４】更に、オーバーエッチングに対して余裕が
あるため、コンタクトホール形成時に作業者、監視者の
精神的な余裕も生じ、ひいてはこの面からも生産性も向
上する。

【００７５】また、以上の方法で薄膜トランジスタを製
造することにより、大きなパネル基板全面にわたって安
定的にドライエッチングでコンタクトホールを形成する
事ができる。すなわち、どのトランジスタも良好なコン
タクト抵抗と安定した特性を得る事ができる。なお、こ
れらの効果は、後述の全ての実施の形態でも同様であ
る。

【００７６】（第２の実施の形態）図４は、本発明に係
る薄膜トランジスタの製造方法の第２の実施の形態を示
したものである。

【００７７】以下、本図を参照しながらこの手順を説明
する。（ａ）基板（ガラス基板）１上にアンダーコートのＳｉ
Ｏ₂膜２を全面に形成する。次いでこの上からＴＦＴを
形成する位置にのみシリコン膜３を厚さ数百Å程度に形
成する。（ｂ）その上から、ＴＦＴのソース電極とドレイン電極
を形成する位置にのみ選択的にシリコン膜を形成するこ
ととなる。その具体的手段としてはリフトオフ法を採用
する。このため、まずソース電極、ドレイン電極に対応
した位置にシリコン膜を形成するため、当該部を除いた
位置にレジストの塗布、すなわちレジストパターン８を
形成する。ひいては、当該部のレジスト層に開口８０が
形成される。（ｃ）その上からシリコン膜を全面に厚さ数百Å程度形
成する。このため、第１層のシリコン膜上では、ソース
電極、ドレイン電極が形成される部分及びその近傍のみ
第２のシリコン膜４１、４２が形成されることとなり、
その他の部分はレジスト層がいわば遮蔽となり形成され
ない。（ｄ）開口部を除いた上表面に第２のシリコン層の形成
されたレジストパターンをその上表面のシリコン層４０
ごと除去する。従って、第２のシリコン膜は、ソース電
極とドレイン電極を形成する位置に形成されたもののみ
選択的に残されることとなる。

【００７８】以上により、後にソース電極及びドレイン
電極と接続される（コンタクトを取る）領域はシリコン
膜が二層構造となり、このためチャネル領域より厚くな
っている。（ｅ）シリコン膜３、４１，４２をエキシマレーザーア
ニール等の手段により同時に多結晶化してポリシリコン
膜とする。しかる後、先の第１の実施の形態と同様にし
て、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、コ
ンタクトホール９、ソース電極１０、ドレイン電極１１
を形成してＴＦＴを作製する。

【００７９】以上の説明でわかるように、本実施の形態
においても先の実施の形態と同様、ソース電極とドレイ
ン電極部の半導体膜が厚く形成されているため、コンタ
クトホールを形成する際に、余裕をもってオーバーエッ
チングをかけることが可能となる。このため、絶縁膜は
完全に除去され、この一方で充分な半導体層が存在する
こととなる。ひいては、基板全面のトランジスタにわた
って良好なコンタクトホールを形成することができる。

【００８０】（第３の実施の形態）図５は、本発明に係
る薄膜トランジスタの第３の実施の形態の製造方法を示
したものである。以下、本図を参照しながらこの製造方
法を説明する。（ａ）基板（ガラス基板）１上にアンダーコートのＳｉ
Ｏ₂膜２を全面に形成する。次いでこの上面のＴＦＴを
形成する位置にのみシリコン膜３を広いそして微細構造
の液晶表示装置のＴＦＴとしての機能発揮のため本来必
要とする厚さより厚め、具体的には、数百〜千数百Å程
度に形成する。（ｂ）ソース電極とドレイン電極を形成する位置のみシ
リコン膜が厚くなるように加工する。具体的には、まず
ソース電極、ドレイン電極に対応した位置にのみレジス
ト８１、８２を塗布する。すなわちレジストパターンを
形成する。（ｃ）レジストパターンをマスクとしてシリコン膜をエ
ッチングして本来必要な厚さたる数百Åとする。このた
め、レジストの存在する部分のシリコン膜４１、４２の
み厚いままである。（ｄ）レジストパターンを除去する。これにより、ソー
ス電極とドレイン電極を形成する位置及びその近傍のみ
シリコン膜が厚く残っている。その後、シリコン膜をエ
キシマレーザーアニール等の手段により多結晶化してポ
リシリコン膜とする。なおここで、２度の手順で形成さ
れたシリコン膜を１度の手順でレーザーアニールするの
は、レーザーアニールの回数そのものの削減を図ると共
に、２つのシリコン層を通しての結晶化、ひいては特性
の向上を期したことによる。（ｅ）以下、先の実施の形態と同様にして、ゲート絶縁
膜５、ゲート電極６、層間絶縁膜７、コンタクトホール
９、ソース電極１０、ドレイン電極１１を形成してＴＦ
Ｔを作製する。

【００８１】以上の説明でわかるように、本実施の形態
においても先の実施の形態と同様に、コンタクトホール
を形成する際、ソース電極とドレイン電極部の半導体膜
があらかじめ厚く設けられているため、充分余裕をもっ
てオーバーエッチングをかけることが可能となる。ひい
ては、絶縁膜の完全な除去を図りつつ、充分な半導体膜
を残すことが可能となり、基板全面のトランジスタにわ
たって良好なコンタクトホールを形成することができ
る。

【００８２】（第４の実施の形態）本実施の形態は、ボ
トムゲート型トランジスタに関する。

【００８３】図６に、本実施の形態のトランジスタの断
面構造を示す。

【００８４】本図において、１はガラス基板である。２
は、アンダーコートとしてのＳｉＯ ₂膜である。３は、
ポリシリコン膜である。５は、ゲート絶縁膜である。６
は基板上に形成されたゲート電極である。７は層間絶縁
膜である。１０は、ソース電極である。１１は、ドレイ
ン電極である。

【００８５】本図に示すように、ソース電極及びドレイ
ン電極部及びその近傍のポリシリコン膜４１、４２は、
他の部分よりも厚く形成されている。

【００８６】このため、先の各実施の形態と同じくドレ
イン電極及びソース電極形成のために層間絶縁膜にコン
タクトホールを形成する際、ポリシリコン膜を削り取っ
てしまうという危険性がない。更に、ソース電極、ドレ
イン電極とポリシリコン膜との接触面積も充分確保さ
れ、この一方チャネル領域のポリシリコンの性能低下の
恐れもない。

【００８７】なお、本実施の形態のＴＦＴの製造方法
は、基本的には先の各実施の形態と同じ技術を使用する
ため、その説明は省略する。

【００８８】（第５の実施の形態）本実施の形態及びこ
れ以降第７の実施の形態までは、第２の発明群について
のものである。

【００８９】本実施の形態の薄膜トランジスタの製造方
法について図７を参照しながら説明する。

【００９０】（ａ）ガラス基板１上にアンダーコートＳ
ｉＯ₂膜２を全面に形成する。次いでこの上から薄膜ト
ランジスタを形成する位置にのみ選択的にポリシリコン
膜３を形成する。

【００９１】（ｂ）全面にゲート絶縁膜５をＣＶＤ法で
厚み数百Å程度に形成する。

【００９２】（ｃ）ソース電極、ドレイン電極の形成さ
れる位置のゲート酸化膜５１を除去する。

【００９３】なお、この除去方法としては、できるだけ
ポリシリコン膜にダメージが入らないようにウエットエ
ッチングで選択的にゲート酸化膜だけを除去するのが望
ましく、エッチング液としては希釈した弗酸もしくは弗
酸と弗化アンモニウム液の混合液を用いる。

【００９４】（ｄ）基板全面にチタン膜１５と電気抵抗
の低いアルミ合金膜１６を積層する。厚みはそれぞれ数
千Åとする。

【００９５】その後、ガラス基板の耐熱限界に対して充
分余裕のある３００〜４００℃程度で１時間程度熱処理
を行う。この際ソース電極、ドレイン電極になる位置の
ゲート絶縁膜は除かれているので、ポリシリコン膜とチ
タン膜が直接接触しており、この領域ではシリコンがチ
タン膜側に熱で拡散していき、電気的接触の確実確保と
ドライエッチング時のストッパーとして充分な厚さのチ
タンシリサイド膜１７が形成される。

【００９６】なお、このチタン膜を形成する際、スパッ
タ法で形成すると熱処理を行わなくとも十分に界面にチ
タンシリサイド膜を形成することができる。また、この
金属膜がチタンでなくとも、２００〜４５０℃程度でシ
リコン、特にポリシリコンとシリサイド膜形成する金属
であればよく、たとえばチタン以外にもニッケル、プラ
チナ、コバルトなどを挙げることができる。

【００９７】（ｅ）ゲート電極を形成する。

【００９８】具体的には、まずゲート電極に対応したレ
ジストパターン８を形成し、次いで既に形成されている
アルミ合金膜とチタン膜をエッチングする。この際のエ
ッチングは、アルミ合金膜はドライエッチング、ウエッ
トエッチングのいずれでもよい。しかしチタン膜は、ウ
エットエッチングで行う。これはポリシリコン膜やチタ
ン膜と同じくチタンを含むチタンシリサイド膜にダメー
ジを与えないためである。なおこの際、ソース電極、ド
レイン電極に対応した部分では、シリコンと反応しなか
ったチタン膜が除去されることになる。

【００９９】この工程によってソ−ス電極、ドレイン電
極になる位置のみポリシリコン膜の表面がシリサイド化
したことになる。

【０１００】（ｆ）レジストパターンを除去し、さらに
全面に層間絶縁膜７を形成する。形成方法はＣＶＤ法に
よるもので、ＳｉＯ₂膜を５０００Åの厚みで形成し
た。なお、厚みとしては数千Åであればよい。

【０１０１】（ｇ）ゲート電極、ソース電極、ドレイン
電極に対応した位置にコンタクトホールを形成する。

【０１０２】具体的には、対応した位置にコンタクトホ
ールを形成するため、当該を除きレジスト層を形成す
る。すなわち、レジストパターン８１を形成する。この
後、ドライエッチングでゲート電極、ソース電極、ドレ
イン電極に対応した位置にコンタクトホール９を形成す
る。

【０１０３】この際、ＣＦ₄／ＣＨＦ₃／Ｏ₂の混合ガ
スを用い、反応性イオンエッチング（ＲＩＥ）を行う。
さて、ソース電極、ドレイン電極部分に形成されている
シリサイド膜は、このドライエッチングガスでは（実用
上）全くエッチングされない。

【０１０４】従って、形成されている層間絶縁膜とは選
択比が十分に高く取れるので、たとえシリサイド層が薄
くても、少々オーバーエッチングをかけてもポリシリコ
ン膜にダメージが入ることはない。

【０１０５】これによってコンタクトホール底部に層間
絶縁膜であるＳｉＯ₂が残ったり、基板内でのエッチン
グレートばらつきによるエッチング不良が発生したりす
ることなく良好なコンタクトホールを形成することがで
きる。

【０１０６】（ｈ）レジストパターンを除去した後、全
面に再度シリサイドを構成する金属と同じ、ひいてはそ
れだけシリサイドと接触性のすぐれるチタン膜を薄く、
次いで同じ金属であるためチタン膜と良好に接触し、し
かも電気抵抗の低く、更に層間絶縁膜でエッチングされ
ないアルミ合金膜を全面に形成する。このもとで、ゲー
ト電極、ソース電極、ドレイン電極に対応した位置にの
み上記チタン膜９２とアルミ合金膜９３を残して、他の
場所はエッチングにてこれら両金属膜を除去することで
ゲート電極６、ソース電極１０、ドレイン電極１１を形
成する。

【０１０７】以上のように本実施の形態によれば、半導
体膜とソース電極及びドレイン電極との間に両者と確実
に接触するように形成されたシリサイド膜が介在するこ
とになるため、コンタクト抵抗を低減することができる
と共に、層間絶縁膜等のドライエッチングの際に、エッ
チングガスに対して高い選択性（耐性）を持つことがで
きるため、結果的に、オーバーエッチングに基づく半導
体層へのダメージも低減することができる。

【０１０８】なお、実験の結果では、コンタクトホール
の直径が５μｍ、特に４μｍ以下の場合に電気抵抗低下
の効果が大きいのが判明した。

【０１０９】また、半導体の膜厚が６５０Å以下の場合
に電気抵抗低下の効果が大きいのが判明した。

【０１１０】そして、これらのことは、後に説明する第
６、第７の実施の形態でも同様である。

【０１１１】更に、先の第１から第４の実施の形態と同
様の効果も得られる。

【０１１２】（第６の実施の形態）以下、本発明の他の
実施の形態の薄膜トランジスタの製造方法について図８
を参照しながら説明する。

【０１１３】（ａ）ガラス基板１上にアンダーコート層
としてのＳｉＯ₂膜２を全面に形成する。次いでこの上
から薄膜トランジスタを形成する位置にのみ選択的にポ
リシリコン膜３を形成する。

【０１１４】（ｂ）ソース電極及びドレイン電極に対応
した位置にのみチタンシリサイド膜１７を形成する。な
お、必要部分のみ選択的にチタンシリサイド膜を形成す
る方法としては以下の２つの方法がある。

【０１１５】第１の方法では、チタンシリサイド膜を形
成したい位置にのみ開口部を有するレジストパターンを
形成しておき、その上からチタン膜を全面に形成した
後、レジストパターンをリフトオフ法で除去し、選択的
に必要な部分のみチタン膜を残す。その後、３００〜４
５０℃程度で約１時間程度の熱処理を行い、チタン膜と
ポリシリコン膜を反応させて、両者の界面にチタンシリ
サイド膜１７を形成する。更に、その後反応しなかった
チタン膜を除去するために酸系のエッチング液で処理を
する。なお、チタン膜を形成する方法としてスパッタ法
を用いた場合には熱処理を省くか若しくは時間を短縮す
ることができる。

【０１１６】第２の方法では、ポリシリコン膜を形成し
た後、全面にチタン膜を形成し、その後ソース電極及び
ドレイン電極に対応した位置にのみレジストパターンを
形成し、酸系のエッチング液で不要な部分のチタン膜を
除去し、ソース電極、ドレイン電極の上にのみチタン膜
を残す。ただしこの場合にはチタン膜は抵抗加熱法もし
くはＥＢ蒸着法で形成するに限る。

【０１１７】その後、上記に示したような熱処理を行っ
て両者の界面にチタンシリサイド膜を形成する。その後
反応しなかったチタン膜を除去するために酸系のエッチ
ング液で処理をする。

【０１１８】（ｃ）ＣＶＤ法で厚さ数百Å程度のゲート
絶縁膜５を全面に形成する。

【０１１９】（ｄ）全面に、最初チタン膜２２、ついで
アルミ合金膜２３を積層する。厚みはそれぞれ数千Åと
した。

【０１２０】（ｅ）ゲート電極を形成する。具体的に
は、まずゲート電極に対応したレジストパターン８を形
成し、次いでアルミ合金膜とチタン膜をエッチングす
る。なお、この際のエッチングは、アルミ合金膜はドラ
イエッチング、ウエットエッチングのいずれでもよい。

【０１２１】（ｆ）レジストパターンを除去した後に、
全面に層間絶縁膜７を形成する。形成方法はＣＶＤ法に
よるＳｉＯ₂膜で、厚みは５０００Åとしたが、厚みと
しては数千Å程度であればよい。

【０１２２】（ｇ）コンタクトホールを形成する。具体
的には、まずゲート電極、ソース電極、ドレイン電極に
対応した位置にコンタクトホール９を形成するために、
当該部を除いてレジストで覆う、すなわちレジストパタ
ーン８１を形成する。その後、ドライエッチングでゲー
ト電極、ソース電極、ドレイン電極に対応した位置にコ
ンタクトホールを形成する。なお、この際ＣＦ₄／ＣＨ
Ｆ₃／Ｏ₂の混合ガスを用いて反応性イオンエッチング
（ＲＩＥ）を行う。

【０１２３】さて、ソース電極、ドレイン電極部分に形
成されているシリサイド膜はこのドライエッチングガス
では（実用上）全くエッチングされない。従って形成さ
れている層間絶縁膜とは選択比が十分に高く取れるの
で、オーバーエッチングをかけてもポリシリコン膜にダ
メージが入ることはない。

【０１２４】これによってコンタクトホール底部９１に
層間絶縁膜であるＳｉＯ₂が残ったり、基板内でのエッ
チングレートばらつきによるエッチング不良が発生した
りすることなく良好なコンタクトホールを形成すること
ができる。

【０１２５】（ｈ）レジストパターンを除去した後に、
全面に再度チタンシリサイドと接触性の良好なチタン膜
を薄く、次いで同じ金属であるためチタン膜と接触性が
良好かつ電気抵抗の低いアルミ合金膜２３（というより
も、チタン膜と比較すれば、厚膜）をコンタクトホール
深さ以上の厚さで全面に形成して、ゲート電極、ソース
電極、ドレイン電極に対応した位置にのみ上記チタン膜
９２とアルミ合金膜９３を残して他はエッチングするこ
とでゲート電極６、ソース電極１０、ドレイン電極１１
を形成する。

【０１２６】本実施の形態においても、先の実施の形態
と同様に、半導体膜とソース・ドレイン電極との間にシ
リサイド膜が介在することになるため、コンタクト抵抗
を低減することができるとともに、層間絶縁膜等のドラ
イエッチングの際に、高い選択性を持つことができるた
め、結果的に、オーバーエッチングに基づく半導体層へ
のダメージも低減することができる。

【０１２７】（第７の実施の形態）本実施の形態は、ボ
トムゲート型トランジスタに関する。

【０１２８】図９に、本実施の形態のトランジスタの断
面構造図を示す。

【０１２９】本図において、１はガラス基板である。２
は、アンダーコートとしてのＳｉＯ ₂膜である。３は、
ポリシリコン膜である。５は、ゲート絶縁膜である。６
は基板上に形成されたゲート電極である。７は層間絶縁
膜である。１０は、ソース電極である。１１は、ドレイ
ン電極である。

【０１３０】本図に示すように、ソース電極及びドレイ
ン電極部及びその近傍のポリシリコン膜上にチタン、シ
リサイド薄膜１７が形成されている。

【０１３１】このため、先の第５及び第６の実施の形態
と同じくドレイン電極及びソース電極形成のために層間
絶縁膜にコンタクトホールを形成する際、ポリシリコン
膜を削り取ってしまうという危険性がない。

【０１３２】更に、ソース電極、ドレイン電極とポリシ
リコン膜との電気的接触も充分確保され、この一方チャ
ネル領域のポリシリコンの性能低下の恐れもない。

【０１３３】なお、本実施の形態のＴＦＴの製造方法
は、基本的には先の第５及び第６の実施の形態と同じ技
術を使用するため、その説明は省略する。

【０１３４】（第８の実施の形態）本実施の形態は、第
１の発明群と第２の発明群との両方を採り入れたトラン
ジスタに関する。

【０１３５】図１０にこれを示す。本図の（ａ）は、図
３の（ｇ）に示すトランジスタのソース電極及びドレイ
ン電極下部にシリサイド層１７を形成したものである。
本図の（ｂ）は、図６に示すトランジスタのソース電極
及びドレイン電極下部にシリサイド層１７を形成したも
のである。

【０１３６】ただし、これらは既に説明した実施の形態
と同様の手順で製造しうるため、その説明は省略する。

【０１３７】この構成により、ドレイン電極及びソース
電極が細径化しても、確実に電極と半導体層との電気的
接触が図れることとなる。

【０１３８】（第９の実施の形態）本実施の形態は、図
７に示す先の第５の実施の形態の応用例である。

【０１３９】以下、先の第５の実施の形態と相違する点
についてのみ、同じく相違する点のみ示した図１１を参
照しつつ説明する。

【０１４０】先ず、（ｄ）の段階までは、図７と同じで
ある。

【０１４１】（ｅー１）図７の（ｅ）の段階にて、多層
構造のゲート電極を形成する最下層のチタン層１５１
を、その上部のアルミ層１６１よりもドレイン電極側及
びソース電極側へ１〜４μｍ程食み出した形とする。

【０１４２】（ｅー２）次いで、このゲート電極をマス
クとして、上部より不純物イオン（図では、Ｐ）を打ち
込む。

【０１４３】さてこの場合、アルミ層とチタン層が重な
ったチャネル領域には、マスクが充分厚いため不純物イ
オンは侵入しない。チタン層のみの部分では、マスクが
少し薄いため不純物イオンは多少侵入する。その他の部
分は、マスクが存在しないため不純物イオンは多く侵入
する。従って、ＬＤＤ構造のトランジスタが容易に製造
されることとなる。

【０１４４】（ｆー１）図７の（ｆ）の段階と同じく、
層間絶縁膜７を形成する。

【０１４５】以降、図７と同じである。

【０１４６】なお、本実施の形態では、チャネル領域及
びＬＤＤ領域のマスクに、水素との結合力が高いチタン
を使用するため、不純物の原料ガスや稀釈ガスから発生
した高エネルギーの水素イオンの半導体部への侵入が多
少とも抑制される。このため、非常にすぐれた製品とな
った。

【０１４７】（第１０の実施の形態）本実施の形態も、
図７に示す先の第５の実施の形態の応用例である。

【０１４８】以下、先の第５の実施の形態と相違する点
についてのみ、同じく相違する点のみ示した図１２を参
照しつつ説明する。

【０１４９】先ず、（ｃ）の段階までは、図７と同じで
ある。

【０１５０】（ｄー１）図７の（ｄ）の段階にて、ソー
ス電極部とドレイン電極部１５２のみならずゲート電極
部１５３にもチタン膜のみ形成する。

【０１５１】（ｄー２）ゲート電極部のチタン膜の上部
に、ドレイン電極側及びソース電極側へ１〜４μｍ程食
み出した形でシリコン膜１５５を形成する。

【０１５２】（ｄー３）熱処理により、ソース電極部と
ドレイン電極部のチタン膜１５２とその下部のシリコン
のみならずゲート電極部のチタン膜とその上部のシリコ
ン膜を反応させてシリサイド層を形成させる。ただしこ
の際、ゲート電極部のチタン膜１５３０とその上部のシ
リコン膜１５５０は、その全てが反応せず、チタン膜と
シリコン膜の間にシリサイド層１５４０が形成されるよ
うにしておく。

【０１５３】（ｄー３ー１）次いで、このゲート電極を
マスクとして、上部より不純物イオン（図では、Ｐ）を
打ち込む。

【０１５４】さて、シリサイドの不純物イオンの遮蔽能
力は、チタン（密度４．５）とシリコン（密度２．３）
の略中間である。従って、このゲート電極の遮蔽能力は
３段階に変化することとなる。すなわち、シリコン層と
シリサイド層とチタン層が重なったチャネル領域には、
マスクが充分であるため不純物イオンは侵入しない。シ
リサイド層とシリコン層の部分では、マスクが密度と形
状の面から少し厚いため不純物イオンは少し侵入する。
シリコン層のみの部分では、マスクが薄いため不純物イ
オンは多少侵入する。その他の部分は、マスクが存在し
ないため不純物イオンは多く侵入する。従って、２段Ｌ
ＤＤ構造のトランジスタが容易に製造されることとな
る。

【０１５５】（ｆー１）図７の（ｆ）の段階と同じく、
層間絶縁膜７を形成する。

【０１５６】以降、図７と同じである。

【０１５７】なお、本実施の形態では、チャネル領域及
びＬＤＤ領域のマスクに、水素との結合力が高いチタン
化合物を使用するため、不純物の原料ガスや稀釈ガスか
ら発生した高エネルギーの水素イオンの半導体部への侵
入が抑制される。しかも２段ＬＤＤ構造を有する。この
ため、非常にすぐれた、製品となった。

【０１５８】以上、本発明を幾つかの実施の形態に基づ
いて説明してきたが、本発明は何も以上に限定されない
のは勿論である。すなわち、本発明の主旨は、素子とし
ての基本的性能発揮の面から薄膜の半導体（材料）を使
用する微細なトランジスタ（素子）やその製造におい
て、半導体薄膜を覆う絶縁膜にソース電極、ドレイン電
極を形成するためのコンタクトホールを形成する場合
に、どのような手段であれ絶縁膜材質と半導体材料との
化学的性質が似るため、そのままでは正確な深さのコン
タクトホールの形成が困難なときに、コンタクトホール
部の半導体膜に余裕を持たせつつ、チャネル部は薄膜の
ままとしておくことにある。

【０１５９】また、ソース電極、ドレイン電極と半導体
層との確実な電気的接触を図るためシリサイドを利用す
ることにある。そして、ポリシリコンやアモルファスシ
リコンは、クリスタルシリコンと異なり、チタン等の金
属と充分低い温度でシリサイドを形成するのに着目した
ことにある。

【０１６０】従って、この主旨に反しない限り、本発明
に含まれることとなる。具体的には、例えば以下のよう
にしていてもよい。１）実施の形態ではシリコン膜のエッチング加工後に多
結晶化工程を行なっているが、先に多結晶化してからエ
ッチング加工を行なっている。２）基板は石英等としている。３）各薄膜の形成は、他の方法としている。４）ゲート電極等の材料は、銅や銀等他の金属等として
いる。５）半導体として、シリコンでなく、半導体としての性
質や化学的性質がシリコンに近いＳｉ−Ｇｅ、Ｓｉ−Ｇ
ｅ−Ｃ等、更には将来の技術の発達のもと、薄膜トラン
ジスタ用半導体としてシリコン系統でなく、何か他の物
質を使用している。６）将来の技術の発達のもとで、第２のシリコン膜等の
ドライエッチングに際しての膜厚の余裕を小さくしてい
る。

【０１６１】同じく、ソース電極、ドレイン電極を形成
する部分におけるシリコンの膜厚に余裕を持たせた領域
の広さ（いわば、平面的余裕）を１μｍ以下あるいは０
等小さくしている。

【０１６２】シリサイドの直径も、両電極に対して、多
少余裕を持たせたり、何らかの理由で逆に小さくしたり
している。７）パネルの大きさは問わない。

【０１６３】同じく、シリサイドの直径は、本発明の効
果が特に大きい４μｍ以下でなく、１０μｍ以上として
いる。

【０１６４】同じく、半導体層の厚さは、本発明の効果
が特に大きい６５０Å以下でなく、１０００Å以上とし
ている。８）コンタクトホールの形状は、円筒形でなく、下窄ま
り等としている。９）ＬＤＤは、浮遊容量減少のため、ソース電極かドレ
イン電極の一方側のみとしている。

【図面の簡単な説明】

【図１】従来のＴＦＴの断面構造図である。

【図２】従来の薄膜トランジスタの製造方法におい
て、トランジスタが形成されていく様子を示す図であ
る。

【図３】本発明の第１の実施の形態において、トラン
ジスタが形成されていく様子を示す図である。

【図４】本発明の第２の実施の形態において、トラン
ジスタが形成されていく様子を示す図である。

【図５】本発明の第３の実施の形態において、トラン
ジスタが形成されていく様子を示す図である。

【図６】本発明の第４の実施の形態としての薄膜トラ
ンジスタ（ボトムゲート型）の断面構造図である。

【図７】本発明の第５の実施の形態において、トラン
ジスタが形成されていく様子を示す図である。

【図８】本発明の第６の実施の形態において、トラン
ジスタが形成されていく様子を示す図である。

【図９】本発明の第７の実施の形態としての薄膜トラ
ンジスタ（ボトムゲート型）の断面構造図である。

【図１０】本発明の第８の実施の形態としての薄膜ト
ランジスタの断面構造図である。

【図１１】本発明の第９の実施の形態において、トラ
ンジスタが形成されていく様子を示す図である。

【図１２】本発明の第１０の実施の形態において、ト
ランジスタが形成されていく様子を示す図である。

【符号の説明】

１ガラス基板２アンダーコート層３半導体層３０半導体層のなくなった部分３１ソース電極部の半導体層３２ドレイン電極部の半導体層３３ダメージを受けた半導体層４シリコン膜４０レジスト上のシリコン膜４１穴底部のシリコン膜４２穴底部のシリコン膜５ゲート絶縁層５１ゲート酸化膜６ゲート電極７層間絶縁膜７１層間絶縁膜の最下部８レジストパターン８０レジストパターンの開口８１パターン化したレジスト８２パターン化したレジスト９コンタクトホール９１コンタクトホール底部１０ソース電極１１ドレイン電極１５チタン膜１５１チタン層１５３０ゲート電極部のチタン膜１５４０ゲート電極部のシリサイド膜１５５０ゲート電極部のシリコン膜１６アルミ合金膜１６１アルミ層１７チタンシリサイド膜２１ドライエッチング用ガス２２チタン膜２３アルミ合金膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者生田茂雄大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 2H092 GA29 JA25 JA26 JA34 JA37 JA41 JA46 KA04 KA10 KB25 MA05 MA18 MA19 MA27 MA29 MA30 NA24 NA27 NA29 5F110 AA30 BB01 CC06 DD02 DD03 DD13 EE02 EE03 EE04 EE14 EE44 FF02 FF29 GG01 GG02 GG13 GG24 GG44 HJ01 HJ13 HL03 HL05 HL11 HL23 HM12 HM15 HM17 NN02 NN23 PP03 QQ02 QQ04 QQ05

Claims

【特許請求の範囲】

【請求項１】チャネル領域、ソース領域及びドレイン
領域となる半導体薄膜と、層間絶縁膜と、ゲート絶縁膜
と、ボトムゲート型ならば層間絶縁膜にトップゲート型
ならばこれに加えてゲート絶縁膜にも形成されたコンタ
クトホールを介して半導体薄膜に接続されるソース電極
及びドレイン電極とを有する基板上に形成された薄膜ト
ランジスタの製造方法であって、上記半導体薄膜の少なくともソース電極及びドレイン電
極と接続するためのコンタクトホールの形成される領域
をチャネル領域よりも厚く形成する非チャネル領域増厚
形成ステップを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項２】前記非チャネル領域増厚形成ステップ
は、上記半導体薄膜の少なくともソース電極及びドレイン電
極と接する領域を複数回の成膜工程により他部より厚く
形成する複数回成膜ステップであることを特徴とする請
求項１記載の薄膜トランジスタの製造方法。
【請求項３】基板上のソース電極及びドレイン電極に
対応した位置のみに第１の半導体薄膜を形成する第１半
導体薄膜形成ステップと、上記形成された第１の半導体薄膜を覆って第２の半導体
薄膜を薄膜トランジスタ形成部に選択的に形成する第２
半導体薄膜形成ステップと、上記形成された第２の半導体薄膜を覆ってゲート絶縁膜
を形成するゲート絶縁膜形成ステップと、上記形成されたゲート絶縁膜の上部にゲート電極を形成
するゲート電極形成ステップと、上記形成されたゲート絶縁膜とゲート電極を覆って層間
絶縁膜を形成する層間絶縁膜形成ステップと、上記形成されたゲート絶縁膜及び層間絶縁膜のソース電
極、ドレイン電極に対応した位置にドライエッチングに
てコンタクトホールを形成するコンタクトホール形成ス
テップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項４】基板上の所定位置にゲート電極を形成す
るゲート電極形成ステップと、上記形成されたゲート電極を覆ってゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、基板上若しくはゲート絶縁膜上のソース電極及びドレイ
ン電極に対応した位置のみに第１の半導体薄膜を形成す
る第１半導体薄膜形成ステップと、上記形成された第１の半導体薄膜を覆って第２の半導体
薄膜を薄膜トランジスタ形成部に選択的に形成する第２
半導体薄膜形成ステップと、上記形成された第２半導体薄膜を覆って層間絶縁膜を形
成する層間絶縁膜形成ステップと、上記形成された層間絶縁膜のソース電極、ドレイン電極
に対応した位置にドライエッチングにてコンタクトホー
ルを形成するコンタクトホール形成ステップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項５】基板上の所定の位置に第１の半導体薄膜
を形成する第１半導体薄膜形成ステップと、上記形成された第１の半導体薄膜上のソース電極及びド
レイン電極に対応した位置のみに第２の半導体薄膜を形
成する第２半導体薄膜形成ステップと、上記形成された第１と第２の半導体薄膜を覆ってゲート
絶縁膜を形成するゲート絶縁膜形成ステップと、上記形成されたゲート絶縁膜の上部にゲート電極を形成
するゲート電極形成ステップと、上記形成されたゲート絶縁膜とゲート電極を覆って層間
絶縁膜を形成する層間絶縁膜形成ステップと、上記形成されたゲート絶縁膜及び層間絶縁膜のソース電
極、ドレイン電極に対応した位置にドライエッチングに
てコンタクトホールを形成するコンタクトホール形成ス
テップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項６】基板上の所定位置にゲート電極を形成す
るゲート電極形成ステップと、上記形成されたゲート電極を覆ってゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、上記形成されたゲート電極を覆って第１の半導体薄膜を
形成する第１半導体薄膜形成ステップと、上記形成された第１の半導体薄膜上のソース電極及びド
レイン電極に対応した位置のみに第２の半導体薄膜を形
成する第２半導体薄膜形成ステップと、上記形成された第２半導体薄膜を覆って層間絶縁膜を形
成する層間絶縁膜形成ステップと、上記形成された層間絶縁膜のソース電極、ドレイン電極
に対応した位置にドライエッチングにてコンタクトホー
ルを形成するコンタクトホール形成ステップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項７】基板上に半導体薄膜を本来必要とされる
厚さよりも厚く形成する半導体薄厚膜形成ステップと、上記半導体薄膜のソース電極及びドレイン電極に対応し
た領域のみを残して他の領域を本来の厚さとなるよう薄
く加工する薄膜化ステップと、上記加工された半導体薄膜を覆ってゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、上記形成されたゲート絶縁膜の上部にゲート電極を形成
するゲート電極形成ステップと、上記形成されたゲート電極とゲート絶縁膜を覆って層間
絶縁膜を形成する層間絶縁膜形成ステップと、上記形成されたゲート絶縁膜と層間絶縁膜のソース電
極、ドレイン電極に対応した位置にドライエッチングに
てコンタクトホールを形成するコンタクトホール形成ス
テップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項８】基板上の所定位置にゲート電極を形成す
るゲート電極形成ステップと、上記形成されたゲート電極を覆ってゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、上記形成されたゲート電極を覆って半導体薄膜を本来必
要とされる厚さよりも厚く形成する半導体薄厚膜形成ス
テップと、上記半導体薄膜のソース電極及びドレイン電極に対応し
た領域のみを残して他の領域を本来の厚さとなるよう薄
く加工する薄膜化ステップと、上記加工された半導体薄膜を覆って層間絶縁膜を形成す
る層間絶縁膜形成ステップと、上記形成された層間絶縁膜のソース電極、ドレイン電極
に対応した位置にドライエッチングにてコンタクトホー
ルを形成するコンタクトホール形成ステップと、上記形成されたコンタクトホール内に上記半導体薄膜に
接続されたソース電極、ドレイン電極を形成する電極形
成ステップとを有していることを特徴とする薄膜トラン
ジスタの製造方法。
【請求項９】チャネル領域、ソース領域及びドレイン
領域となる半導体薄膜と、層間絶縁膜と、ゲート絶縁膜
と、ボトムゲート型ならば層間絶縁膜にトップゲート型
ならばこれに加えてゲート絶縁膜に形成されたコンタク
トホールを介して半導体薄膜に接続されるソース電極及
びドレイン電極とを有する基板上に形成された薄膜トラ
ンジスタであって、上記半導体薄膜のソース電極及びドレイン電極と接続す
るためのコンタクトホールの形成される領域の半導体薄
膜をチャネル領域よりも厚く形成した非チャネル領域増
厚形成半導体部を有していることを特徴とする薄膜トラ
ンジスタ。
【請求項１０】上記半導体薄膜は、シリコン、シリコン・ゲルマニウム若しくはシリコン・
ゲルマニウム・炭素からなるシリコン系統半導体薄膜で
あることを特徴とする請求項９記載の薄膜トランジス
タ。
【請求項１１】チャネル領域、ソース領域及びドレイ
ン領域を備えた半導体膜と、ゲート電極と、ソース電極
と、ドレイン電極とを基板上に有する薄膜トランジスタ
の製造方法であって、上記半導体膜と上記ソース電極及び上記ドレイン電極と
の間にシリサイド膜を形成するシリサイド膜形成ステッ
プを有することを特徴とする薄膜トランジスタの製造方
法。
【請求項１２】前記シリサイド膜形成ステップに先立
ち、形成するシリサイドとして、チタン、ニッケル、プラチ
ナ若しくはコバルトから選ばれた少なくとも１種類のシ
リサイドを選定するシリサイド金属選定ステップを有し
ていることを特徴とする請求項１１記載の薄膜トランジ
スタの製造方法。
【請求項１３】上記ソース電極及びドレイン電極は各
々複数の金属層からなる複数層ソース電極及び複数層ド
レイン電極であり、前記シリサイド層形成ステップに先立ち、複数層ソース
電極及び複数層ドレイン電極の形成される部分に、チタ
ン、ニッケル、プラチナ若しくはコバルトから選ばれた
少なくとも１種類の金属膜を上記シリコン膜上に複数層
ソース電極及び複数層ドレイン電極の最下層の層として
形成する最下層膜形成ステップを有し、前記シリサイド膜形成ステップは、上記形成された最下層の膜の金属の下部とシリコン膜の
シリコンとを反応させる反応小ステップとを有している
ことを特徴とする請求項１１記載の薄膜トランジスタの
製造方法。
【請求項１４】基板上の所定の位置にシリコン膜を形
成するシリコン膜形成ステップと、上記形成されたシリコン膜上全面にゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、ソース電極及びドレイン電極に対応した位置の上記形成
されたゲート絶縁膜を除去した後、全面に第１の金属膜
を形成する第１金属膜形成ステップと、上記形成された第１の金属膜と同じくシリコン膜が直接
接している部分で熱で両者を反応させてシリサイド層を
形成するシリサイド層形成ステップと、上記第１の金属膜を取り去り、その後上記シリコン膜上
ゲート電極に対応した位置の上に層間絶縁膜用のエッチ
ングガスに侵されない金属からなる第２の金属膜を形成
し、更にその後全面に層間絶縁膜を形成するゲート電極
形成考慮層間絶縁膜形成ステップと、上記シリサイド層及び上記第２の金属膜をエッチングス
トッパー層として、上記層間絶縁膜をドライエッチング
してゲート電極、ドレイン電極、ソース電極に対応した
位置にコンタクトホールを形成するコンタクトホール形
成ステップと、その後全面に第３の金属膜を形成し、不必要な部分を除
去してゲート電極、ドレイン電極、ソース電極若しくは
それらの最下層の金属層を形成する電極等形成ステップ
とを有していることを特徴とする薄膜トランジスタの製
造方法。
【請求項１５】前記シリコン膜形成ステップは、６５０Å以下の膜厚に形成する薄シリコン膜形成ステッ
プであり、前記コンタクトホール形成ステップは、底部の直径が４μｍ以下に形成する小径コンタクトホー
ル形成ステップであることを特徴とする請求項１４記載
の薄膜トランジスタの製造方法。
【請求項１６】前記コンタクトホール形成ステップに
先立ち、上記第３の金属膜の材料として、上記第１の金属膜と同
じ金属を材料として選定する同一金属選定ステップを有
していることを特徴とする請求項１５記載の薄膜トラン
ジスタの製造方法。
【請求項１７】基板上の所定の位置にゲート電極を形
成するゲート電極形成ステップと、上記形成されたゲート電極を覆ってゲート絶縁膜を形成
するゲート絶縁膜形成ステップと、上記ゲート絶縁膜上の所定の位置にシリコン膜を形成す
るシリコン膜形成ステップと、ソース電極及びドレイン電極に対応した位置のみに第１
の金属膜を形成する第１金属膜形成ステップと、上記形成された第１の金属膜と同じくシリコン膜が直接
接している部分で熱で両者を反応させてシリサイド層を
形成するシリサイド層形成ステップと、シリサイド層の形成されたシリコン膜上全面に層間絶縁
膜を形成する層間絶縁膜形成ステップと、上記シリサイド層をエッチングストッパー層として、上
記層間絶縁膜をドライエッチングしてドレイン電極、ソ
ース電極に対応した位置にコンタクトホールを形成する
コンタクトホール形成ステップと、その後全面に第２の金属膜を形成し、不必要な部分を除
去してドレイン電極、ソース電極若しくはそれらの最下
層の金属層を形成する電極等形成ステップとを有してい
ることを特徴とする薄膜トランジスタの製造方法。
【請求項１８】前記シリコン膜形成ステップは、６５０Å以下の膜厚に形成する薄シリコン膜形成ステッ
プであり、前記コンタクトホール形成ステップは、底部の直径が４μｍ以下に形成する小径コンタクトホー
ル形成ステップであることを特徴とする請求項１７記載
の薄膜トランジスタの製造方法。
【請求項１９】前記コンタクトホール形成ステップに
先立ち、上記第２の金属膜の材料として、上記第１の金属膜と同
じ金属を材料として選定する同一金属選定ステップを有
していることを特徴とする請求項１８記載の薄膜トラン
ジスタの製造方法。
【請求項２０】基板上の所定の位置にシリコン膜を形
成するシリコン膜形成ステップと、上記形成されたシリコン膜上のソース電極及びドレイン
電極に対応した位置のみに第１の金属膜を形成した後、
この第１の金属膜と上記シリコン膜を反応させて両膜の
間にシリサイド層を形成するシリサイド層形成ステップ
と、その後、上記シリコン膜上全面に絶縁膜、次いで絶縁膜
用のエッチングガスに侵されない金属からなる第２の金
属膜を形成する絶縁膜金属膜形成ステップと、上記絶縁膜上に形成された第２の金属膜をゲート電極に
対応した位置にのみ残した後、全面に層間絶縁膜を形成
するゲート電極層間絶縁膜形成ステップと、上記形成されたシリサイド層及びゲート電極に対応した
位置にのみ残された第２の金属膜をエッチングストッパ
ー層として上記層間絶縁膜をドライエッチングしてゲー
ト電極、ドレイン電極、ソース電極に対応した位置にコ
ンタクトホールを形成するコンタクトホール形成ステッ
プと、その後全面に第３の金属膜を形成し、不必要な部分を除
去してゲート電極、ドレイン電極、ソース電極若しくは
それらの最下層の金属層を形成する電極等形成ステップ
とを有していることを特徴とする薄膜トランジスタの製
造方法。
【請求項２１】前記シリコン膜形成ステップは、６５０Å以下の膜厚に形成する薄シリコン膜形成ステッ
プであり、前記コンタクトホール形成ステップは、底部の直径が４μｍ以下に形成する小径コンタクトホー
ル形成ステップであることを特徴とする請求項２０記載
の薄膜トランジスタの製造方法。
【請求項２２】前記コンタクトホール形成ステップに
先立ち、上記第３の金属膜の材料として、上記第１の金属膜と同
じ金属を材料として選定する同一金属選定ステップを有
していることを特徴とする請求項２１記載の薄膜トラン
ジスタの製造方法。
【請求項２３】チャネル領域、ソース領域及びドレイ
ン領域となるシリコン薄膜と、層間絶縁膜と、ゲート絶
縁膜と、層間絶縁膜とゲート絶縁膜に形成されたコンタ
クトホール内のシリサイド層を介してシリコン薄膜に接
続されるソース電極及びドレイン電極とを有する基板上
に形成された薄膜トランジスタの製造方法であって、コンタクトホール内にシリサイドの形成された後、ゲー
ト絶縁膜上ゲート電極に対応する位置に、上記シリサイ
ドを形成する材料金属と同一の金属で多層構造からなる
ゲート電極の最下層となる所定厚さの第１の金属膜を形
成する第１金属膜形成ステップと、上記第１の金属膜上に、多層構造からなるゲート電極の
第２層となる所定厚さの、そして上記層間絶縁膜用のエ
ッチングガスに侵されない金属からなる第２の金属膜を
形成する第２金属膜形成ステップと、上記形成された第１の金属膜と第２の金属膜の不必要な
部分を除去して、第１の金属膜が第２の金属膜に対して
ソース電極側、ドレイン電極側の少なくも一方へ少し食
み出した形のゲート電極兼マスクを形成するゲート電極
兼マスク形成ステップと、上記ゲート電極兼マスクの形成された半製品状の薄膜ト
ランジスタに基板上部側より所定の不純物イオンを注入
するドーピングステップとを有していることを特徴とす
る薄膜トランジスタの製造方法。
【請求項２４】厚さ６５０Å以下にシリコン薄膜を形
成する薄シリコン膜形成ステップと、最下部の内直径が４μｍ以下のコンタクトホールを形成
する小径コンタクトホール形成ステップとを有している
ことを特徴とする請求項２３記載の薄膜トランジスタの
製造方法。
【請求項２５】上記シリサイドを形成し、また第１の
金属膜を形成する金属材料として、シリコンとの反応を
制御し易くかつドーピング時の水素の侵入防止能力の高
い金属を選定する金属材料選定ステップを有しているこ
とを特徴とする請求項２４記載の薄膜トランジスタの製
造方法。
【請求項２６】チャネル領域、ソース領域及びドレイ
ン領域となるシリコン薄膜と、層間絶縁膜と、ゲート電
極と、ゲート絶縁膜と、層間絶縁膜とゲート絶縁膜に形
成されたコンタクトホール内のシリサイド層を介してシ
リコン薄膜に接続されるソース電極及びドレイン電極と
を有する基板上に形成された薄膜トランジスタの製造方
法であって、ゲート絶縁膜上のゲート電極に対応する位置に上記シリ
サイドを形成する材料金属と同一の金属で多層構造から
なるゲート電極の最下層となる所定の厚さの第１の金属
膜を形成するゲート電極第１金属膜形成ステップと、上記ゲート電極の位置に形成された第１の金属膜上に、
ソース電極側、ドレイン電極側の少くも一方に少し食み
出した形で所定の厚さのシリコン膜を形成するシリコン
膜形成ステップと、上記シリサイド層の未だ形成されていないコンタクトホ
ール内シリコン膜上にシリサイドを形成するための金属
膜を形成するシリサイド用金属膜形成ステップと、コンタクトホール内にシリサイド層を形成し、併せてゲ
ート電極の位置の第１の金属膜とその上部、両側部のシ
リコン膜間にシリサイド層を形成するシリサイド層形成
ステップと、上記ゲート電極部にシリサイド層の形成された半製品上
の薄膜トランジスタにゲート電極部の第１の金属膜、シ
リサイド層、シリコン層をマスクとして基板上部側より
所定の不純物イオンを注入するドーピングステップとを
有していることを特徴とする薄膜トランジスタの製造方
法。
【請求項２７】厚さ６５０Å以下にシリコン薄膜を形
成する薄シリコン膜形成ステップと、最下部の内直径が４μｍ以下のコンタクトホールを形成
する小径コンタクトホール形成ステップとを有している
ことを特徴とする請求項２６記載の薄膜トランジスタの
製造方法。
【請求項２８】上記シリサイドを形成し、また第１の
金属膜を形成する金属材料として、シリコンとの反応を
制御し易くかつドーピング時の水素の防止能力の高い金
属を選定する金属材料選定ステップを有していることを
特徴とする請求項２７記載の薄膜トランジスタの製造方
法。
【請求項２９】チャネル領域、ソース領域及びドレイ
ン領域となる半導体薄膜と、層間絶縁膜と、ゲート電極
と、ゲート絶縁膜と、ボトムゲート型ならば層間絶縁膜
にトップゲート型ならばこれに加えてゲート絶縁膜に形
成されたコンタクトホールを介して半導体薄膜に接続さ
れるソース電極及びドレイン電極とを有する基板上に形
成された薄膜トランジスタであって、上記半導体薄膜のソース電極及びドレイン電極と接続す
るためのコンタクトホールの形成される領域の半導体薄
膜とソース電極及びドレイン電極間にシリサイド層を有
していることを特徴とする薄膜トランジスタ。
【請求項３０】上記ソース電極及びドレイン電極は各
々、多層構造か否かは別にして、ともかく各々上記ソース領
域、ドレイン領域上の前記シリサイド層に接する部分
は、シリサイドの原料金属と同一の金属からなる材料金
属統一型ソース電極、材料金属統一型ドレイン電極であ
ることを特徴とする請求項２９記載の薄膜トランジス
タ。
【請求項３１】上記シリサイド層は、チタン、ニッケル、プラチナ若しくはコバルトのシリサ
イドであることを特徴とする請求項３０記載の薄膜トラ
ンジスタ。
【請求項３２】上記シリコン薄膜は、その厚さが６５０Å以下のものであり、上記コンタクトホールは、その最下部の直径が４μｍ以下であることを特徴とする
請求項３１記載の薄膜トランジスタ。
【請求項３３】上記シリサイド層は、チタン、ニッケル、プラチナ若しくはコバルトのシリサ
イドであることを特徴とする請求項２９記載の薄膜トラ
ンジスタ。
【請求項３４】上記シリコン薄膜は、その厚さが６５０Å以下のものであり、上記コンタクトホールは、その最下部の直径が４μｍ以下であることを特徴とする
請求項３３記載の薄膜トランジスタ。
【請求項３５】チャネル領域、ソース領域及びドレイ
ン領域となる半導体薄膜と、層間絶縁膜と、ゲート電極
と、ゲート絶縁膜と、層間絶縁膜とゲート絶縁膜に形成
されたコンタクトホールを介して半導体薄膜に接続され
るソース電極及びドレイン電極とを有する基板上に形成
された、そしてＬＤＤ構造を有する薄膜トランジスタで
あって、上記半導体薄膜のソース電極及びドレイン電極と接続す
るためのコンタクトホールの形成される領域の半導体薄
膜とソース電極及びドレイン電極間にシリサイド層を有
し、上記ゲート電極は、多層構造であり、その最下層は前記
シリサイド層を構成する金属と同一の金属層からなり、
その上部層は上記下層の金属層よりもソース領域側若し
くはドレイン領域側の少なくも一方へ引き込んだ形状の
金属層からなるマスク兼用多層ゲート電極であり、上記半導体薄膜は、前記マスク兼用多層ゲート電極の遮
蔽能力に対応したＬＤＤ構造のマスク兼用多層ゲート電
極対応ＬＤＤ構造薄膜であることを特徴とする薄膜トラ
ンジスタ。
【請求項３６】上記ゲート電極、ソース電極及びドレ
イン電極のシリサイドは、チタン、ニッケル、プラチナ若しくはコバルトのシリサ
イドであることを特徴とする請求項３５記載の薄膜トラ
ンジスタ。
【請求項３７】上記半導体薄膜は、その厚さが６５０Å以下のものであり、上記ソース電極及びドレイン電極は、各々シリサイド層に接する部分の直径が４μｍ以下の細
ソース電極及び細ドレイン電極であることを特徴とする
請求項３６記載の薄膜トランジスタ。
【請求項３８】チャネル領域、ソース領域及びドレイ
ン領域となる半導体薄膜と、層間絶縁膜と、ゲート電極
と、ゲート絶縁膜と、層間絶縁膜とゲート絶縁膜に形成
されたコンタクトホールを介して半導体薄膜に接続され
るソース電極及びドレイン電極とを有する基板上に形成
された、そしてＬＤＤ構造を有する薄膜トランジスタで
あって、上記半導体薄膜のソース電極及びドレイン電極と接続す
るためのコンタクトホールの形成される領域の半導体薄
膜とソース電極及びドレイン電極間にシリサイド層を有
し、上記ゲート電極は、多層構造であり、その最下層は前記
シリサイド層を構成する金属と同一の金属層からなり、
その上部層は上記下層の金属層よりもソース領域側若し
くはドレイン領域側の少なくも一方へ食み出したシリサ
イド層を有してなるマスク兼用多層ゲート電極であり、上記半導体薄膜は、前記マスク兼用多層ゲート電極の遮
蔽能力に対応したＬＤＤ構造のマスク兼用多層ゲート電
極対応ＬＤＤ構造薄膜であることを特徴とする薄膜トラ
ンジスタ。
【請求項３９】上記ゲート電極、ソース電極及びドレ
イン電極のシリサイドは、チタン、ニッケル、プラチナ若しくはコバルトのシリサ
イドであることを特徴とする請求項３８記載の薄膜トラ
ンジスタ。
【請求項４０】上記半導体層は、その厚さが６５０Å以下のものであり、上記ソース電極及びドレイン電極は、各々シリサイド層に接する部分の直径が４μｍ以下の細
ソース電極及び細ドレイン電極であることを特徴とする
請求項３９記載の薄膜トランジスタ。