JPH0572749B2 - - Google Patents
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- JPH0572749B2 JPH0572749B2 JP59014057A JP1405784A JPH0572749B2 JP H0572749 B2 JPH0572749 B2 JP H0572749B2 JP 59014057 A JP59014057 A JP 59014057A JP 1405784 A JP1405784 A JP 1405784A JP H0572749 B2 JPH0572749 B2 JP H0572749B2
- Authority
- JP
- Japan
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- thin film
- main electrode
- insulating film
- gate
- forming
- Prior art date
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- Expired - Lifetime
Links
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- 239000010409 thin film Substances 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明は、信頼性が高く、製造が容易な薄膜ト
ランジスタ（TFT）とその製造方法に関するも
のである。
ランジスタ（TFT）とその製造方法に関するも
のである。
アモルフアスSi（ａ−Si）を主に用いたTFT
は、製造温度が低いので大面積かつ安価な電子装
置例えば液晶表示装置やイメージセンサーへの応
用が期待されている。しかし、大面積装置やコス
トの低減には、製造工程の簡単化が望まれる。一
方、信頼性の向上もまた必要とされている。
は、製造温度が低いので大面積かつ安価な電子装
置例えば液晶表示装置やイメージセンサーへの応
用が期待されている。しかし、大面積装置やコス
トの低減には、製造工程の簡単化が望まれる。一
方、信頼性の向上もまた必要とされている。
第１図は従来のTFTの製造工程例を示してい
る。第１図ａでは、ガラスや石英等の絶縁物基板
１０上にソースやドレインとなる第１、第２主電
極領域１，２をn+a−Siや金属膜それらの多層膜
で形成した断面を示す。第１、第２主電極領域
１，２は基板１０である絶縁物を介して離間し、
その相互距離がほぼチヤンネル長に相当する。第
１図ｂでは、全面にａ−Si膜３をプラズマCVD、
光CVD、イオンビーム堆積法、分子線蒸着等で
堆積し、不要部を除去した断面を示す。ａ−Si膜
３には水素またはフツ礎が添加され禁制帯内準位
密度が低く抑えられている。しかし、この工程で
ａ−Siが外気に露出するため表面が汚染されやす
い問題がある。第１図ｃには、ゲート絶縁膜４と
なる酸化硅素膜を前述のａ−Si膜と同様な方法で
堆積した後、第１、第２主電極領域１，２上にコ
ンタクト様開孔を設けた状態を示す。やはり、こ
こでもゲート絶縁膜４が外気にさらされてしまう
問題がある。第１図ｄに示す様に、AlやCr、
Mo、Mg等金属（多層膜）を堆積しゲート電極
５、第１、第２主電極１，２の外部取り出し配線
２１，２２を設けて完成する。以上の従来例で
は、チヤネルが形成される。ａ−Si膜３やゲート
絶縁膜４の表面が外気にさらされ、汚染ひいては
しきい値電圧、その温度変動の原因となる。ま
た、マスク工程が４回必要であり、これを減少す
ることもコスト低減のため有効である。
る。第１図ａでは、ガラスや石英等の絶縁物基板
１０上にソースやドレインとなる第１、第２主電
極領域１，２をn+a−Siや金属膜それらの多層膜
で形成した断面を示す。第１、第２主電極領域
１，２は基板１０である絶縁物を介して離間し、
その相互距離がほぼチヤンネル長に相当する。第
１図ｂでは、全面にａ−Si膜３をプラズマCVD、
光CVD、イオンビーム堆積法、分子線蒸着等で
堆積し、不要部を除去した断面を示す。ａ−Si膜
３には水素またはフツ礎が添加され禁制帯内準位
密度が低く抑えられている。しかし、この工程で
ａ−Siが外気に露出するため表面が汚染されやす
い問題がある。第１図ｃには、ゲート絶縁膜４と
なる酸化硅素膜を前述のａ−Si膜と同様な方法で
堆積した後、第１、第２主電極領域１，２上にコ
ンタクト様開孔を設けた状態を示す。やはり、こ
こでもゲート絶縁膜４が外気にさらされてしまう
問題がある。第１図ｄに示す様に、AlやCr、
Mo、Mg等金属（多層膜）を堆積しゲート電極
５、第１、第２主電極１，２の外部取り出し配線
２１，２２を設けて完成する。以上の従来例で
は、チヤネルが形成される。ａ−Si膜３やゲート
絶縁膜４の表面が外気にさらされ、汚染ひいては
しきい値電圧、その温度変動の原因となる。ま
た、マスク工程が４回必要であり、これを減少す
ることもコスト低減のため有効である。
本発明は、叙上の従来工程の問題点に鑑てなさ
れたもので、ａ−Si膜、ゲート絶縁膜、ゲート電
極用導電膜の堆積を外気に露出することなく行な
える縦型薄膜トランジスタおよびその製造方法を
提供するものである。さらにａ−Si膜の高抵抗性
を利用して配線工程を簡単化する目的をも有す
る。
れたもので、ａ−Si膜、ゲート絶縁膜、ゲート電
極用導電膜の堆積を外気に露出することなく行な
える縦型薄膜トランジスタおよびその製造方法を
提供するものである。さらにａ−Si膜の高抵抗性
を利用して配線工程を簡単化する目的をも有す
る。
以下に図面を用いて本発明を詳述する。
第２図は、本発明の縦型薄膜トランジスタの製
造工程を示す図である。第２図ａは基板１０上に
第１主電極領域１（例えばn+a−Si／cr）を形成
後、絶縁膜１６と第２主電極領域（例えばMo／
n+a−Si）２を堆積し、第１主電極領域１と一部
オーバーラツプして第２主電極領域２、絶縁膜１
６をパターニングした断面である。第２図ｂでは
ａ−Si膜３、ゲート絶縁膜４、ゲート電極５を連
続堆積し、絶縁膜１６の側面部にこれら３層膜を
残したものである。第２図ｃでは、フイールド絶
縁膜６を堆積、コンタクト開孔、金属配線を行な
つて完成した断面を示す。この実施例は、チヤン
ネル長が絶縁膜１６の厚みとほぼ等しい場合であ
るが、絶縁膜１６の側面をなだらかにした場合に
も適用できる。縦型TFTの従来の製造方法では、
ａ−Si堆積後ａ−Si膜をパターニングし、ゲート
絶縁膜を堆積していたので、フイールド絶縁膜の
役目をゲート絶縁膜が果たしていた。そのため充
分厚いフイールド絶縁膜は得られなかつたし、ゲ
ートとフイールド絶縁膜の膜厚を異ならせるため
には、さらに１回のマスク工程を必要としてい
た。本発明によれば、従来と同じマスク工程数で
独立にゲート絶縁膜とフイールド絶縁膜の厚み、
膜質を選択できる利点がある。
造工程を示す図である。第２図ａは基板１０上に
第１主電極領域１（例えばn+a−Si／cr）を形成
後、絶縁膜１６と第２主電極領域（例えばMo／
n+a−Si）２を堆積し、第１主電極領域１と一部
オーバーラツプして第２主電極領域２、絶縁膜１
６をパターニングした断面である。第２図ｂでは
ａ−Si膜３、ゲート絶縁膜４、ゲート電極５を連
続堆積し、絶縁膜１６の側面部にこれら３層膜を
残したものである。第２図ｃでは、フイールド絶
縁膜６を堆積、コンタクト開孔、金属配線を行な
つて完成した断面を示す。この実施例は、チヤン
ネル長が絶縁膜１６の厚みとほぼ等しい場合であ
るが、絶縁膜１６の側面をなだらかにした場合に
も適用できる。縦型TFTの従来の製造方法では、
ａ−Si堆積後ａ−Si膜をパターニングし、ゲート
絶縁膜を堆積していたので、フイールド絶縁膜の
役目をゲート絶縁膜が果たしていた。そのため充
分厚いフイールド絶縁膜は得られなかつたし、ゲ
ートとフイールド絶縁膜の膜厚を異ならせるため
には、さらに１回のマスク工程を必要としてい
た。本発明によれば、従来と同じマスク工程数で
独立にゲート絶縁膜とフイールド絶縁膜の厚み、
膜質を選択できる利点がある。
以上の様に本発明によれば、工程途中の汚染に
強くかつ、マスク工程は従来と同等それ以下の工
程で製造できる縦型薄膜トランジスタが実現でき
る。また、n+半導体薄膜を設けたために、第１、
第２の主電極と半導体薄膜との間に流れるオフ電
流（例えば半導体膜中のホールに起因する電流）
を制限することができ、オン、オフ比の大きい良
好なトランジスタ電気特性が得られる。またフイ
ールド絶縁膜とゲート絶縁膜の膜厚、膜質を独立
に選択できる利点を有する。主にａ−Siを例に説
明してきたが、多結晶Si、他の半導体薄膜につい
ても本発明は適用でき、本発明は工業的に重要で
ある。
強くかつ、マスク工程は従来と同等それ以下の工
程で製造できる縦型薄膜トランジスタが実現でき
る。また、n+半導体薄膜を設けたために、第１、
第２の主電極と半導体薄膜との間に流れるオフ電
流（例えば半導体膜中のホールに起因する電流）
を制限することができ、オン、オフ比の大きい良
好なトランジスタ電気特性が得られる。またフイ
ールド絶縁膜とゲート絶縁膜の膜厚、膜質を独立
に選択できる利点を有する。主にａ−Siを例に説
明してきたが、多結晶Si、他の半導体薄膜につい
ても本発明は適用でき、本発明は工業的に重要で
ある。
第１図ａ〜ｄは従来のTFTの製造工程断面図、
第２図ａ〜ｃは本発明による縦型薄膜トランジス
タの製造工程の１実施例を示す断面図である。 １……第１主電極領域、２……第２主電極領
域、３……ａ−Si膜、４……ゲート絶縁膜、５…
…ゲート電極、６，１６……絶縁膜、１０……基
板。
第２図ａ〜ｃは本発明による縦型薄膜トランジス
タの製造工程の１実施例を示す断面図である。 １……第１主電極領域、２……第２主電極領
域、３……ａ−Si膜、４……ゲート絶縁膜、５…
…ゲート電極、６，１６……絶縁膜、１０……基
板。
Claims (1)
- 【特許請求の範囲】 １ 絶縁物をはさんで互いに離間してもうけられ
た導体薄膜と前記導体薄膜上の一部に設けられた
n+型半導体薄膜とからなる第１、第２主電極領
域と、前記絶縁物及び前記主電極領域のn+型半
導体薄膜に接して設けられた半導体薄膜と、前記
主電極領域に接する側と反対の前記半導体薄膜の
表面に設けられたゲート絶縁膜及びゲート電極よ
り成り、前記ゲート電極、ゲート絶縁膜及び半導
体薄膜がほぼ同一の形状に形成されている薄膜ト
ランジスタにおいて、前記第１、第２主電極領域
が、縦方向に絶縁物薄膜をはさんで離間された縦
型薄膜トランジスタであることを特徴とする薄膜
トランジスタ。 ２ 絶縁物をはさんで互いに離間してもうけられ
た導体薄膜と前記導体薄膜上の一部に設けられた
n+型半導体薄膜とからなる第１、第２主電極領
域を形成する第１工程と、前記絶縁物及び前記主
電極領域のn+型半導体薄膜に接して設けられた
半導体薄膜を形成する第２工程と、前記主電極領
域に接する側と反対の前記半導体薄膜の表面にゲ
ート絶縁膜を堆積する第３工程と、ゲート電極を
形成する第４工程と、前記ゲート電極、ゲート絶
縁膜及び半導体薄膜がほぼ同一の形状に形成する
第５工程からなる薄膜トランジスタの製造方法に
おいて、前記第１、第２主電極領域が、縦方向に
絶縁物薄膜をはさんで離間された縦型薄膜トラン
ジスタであることを特徴とする薄膜トランジスタ
の製造方法。 ３ 前記第２、第３、第４工程が外気に露出する
ことなく連続的に行なわれることを特徴とする特
許請求の範囲第２項記載の薄膜トランジスタの製
造方法。 ４ 前記第５工程の後に、全面に絶縁膜を堆積
し、第１及び第２主電極領域上とゲート電極上の
一部にコンタクト用開孔を設ける付加工程を設け
ることを特徴とする特許請求の範囲第２項もしく
は第３項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1405784A JPS60158670A (ja) | 1984-01-28 | 1984-01-28 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1405784A JPS60158670A (ja) | 1984-01-28 | 1984-01-28 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60158670A JPS60158670A (ja) | 1985-08-20 |
| JPH0572749B2 true JPH0572749B2 (ja) | 1993-10-12 |
Family
ID=11850456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1405784A Granted JPS60158670A (ja) | 1984-01-28 | 1984-01-28 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158670A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669098B2 (ja) * | 1986-01-23 | 1994-08-31 | 日本電気株式会社 | 薄膜半導体素子 |
| JPS6446982A (en) * | 1987-08-17 | 1989-02-21 | Casio Computer Co Ltd | Manufacture of thin-film transistor |
| JPH0221663A (ja) * | 1988-07-08 | 1990-01-24 | Sharp Corp | 薄膜トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
-
1984
- 1984-01-28 JP JP1405784A patent/JPS60158670A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60158670A (ja) | 1985-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| S533 | Written request for registration of change of name |
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|
| R370 | Written measure of declining of transfer procedure |
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