JPH02196470A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH02196470A JPH02196470A JP1597289A JP1597289A JPH02196470A JP H02196470 A JPH02196470 A JP H02196470A JP 1597289 A JP1597289 A JP 1597289A JP 1597289 A JP1597289 A JP 1597289A JP H02196470 A JPH02196470 A JP H02196470A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶パネルの駆動等に用いられる薄膜トランジ
スタ（Ｔ Ｐ Ｔ）とその製造方法に関する。
スタ（Ｔ Ｐ Ｔ）とその製造方法に関する。
本発明はゲート絶縁膜の厚さをゲート電極上で薄くする
ことにより、ゲート電極の厚さの制限をなくし、シート
抵抗を容易に下げられるようにしたものである。
ことにより、ゲート電極の厚さの制限をなくし、シート
抵抗を容易に下げられるようにしたものである。
従来ゲート絶縁膜の厚さが基板３上でもゲート電極２上
でもほぼ同じ厚さのＴＰＴが知られていた（第２図）。
でもほぼ同じ厚さのＴＰＴが知られていた（第２図）。
上記のようなＴＰＴでは、ゲート電極の厚さがゲート電
極の上に形成される薄膜の、ステップカバレージに影響
を与えるためにゲート電極をあまり厚くできない、従っ
てゲート電極は同じ種類の電極材料で形成する限り一定
のシート抵抗以下にできないとう欠点を有していた。
極の上に形成される薄膜の、ステップカバレージに影響
を与えるためにゲート電極をあまり厚くできない、従っ
てゲート電極は同じ種類の電極材料で形成する限り一定
のシート抵抗以下にできないとう欠点を有していた。
上記問題点を解決するために本発明においては、ゲート
電極上部に形成される薄膜層の少な（とも−層かゲート
電極の厚さよりも薄い層を形成する薄膜トランジスタで
あって、ゲート電極上のゲート絶縁膜を周囲より薄くす
る事によって、ゲート絶縁膜形成以降の薄膜のステップ
カバレージを良くした。またそうするために、余分なフ
ォト工程を通さなくて済むようにゲート絶縁膜の成膜と
同時にゲート絶縁膜表面の平坦化が行われるようにした
。
電極上部に形成される薄膜層の少な（とも−層かゲート
電極の厚さよりも薄い層を形成する薄膜トランジスタで
あって、ゲート電極上のゲート絶縁膜を周囲より薄くす
る事によって、ゲート絶縁膜形成以降の薄膜のステップ
カバレージを良くした。またそうするために、余分なフ
ォト工程を通さなくて済むようにゲート絶縁膜の成膜と
同時にゲート絶縁膜表面の平坦化が行われるようにした
。
上記の様な構成にすれば、ゲート電極の厚さに制限がな
（なり、ゲート電極のシート抵抗を下げることが容易に
なる。またそれによる歩留りの低下もない。
（なり、ゲート電極のシート抵抗を下げることが容易に
なる。またそれによる歩留りの低下もない。
以下に本発明の実施例を図面に基づいて説明する。第１
図において１は絶縁性基板でガラス、石英等からなる。
図において１は絶縁性基板でガラス、石英等からなる。
２はゲート電極でアルミニウム、クロム等から成る。３
はゲート絶縁膜で窒化シリコン、酸化シリコン等から成
る。４は非晶質半導体膜で水素化アモルファスシリコン
、フッ化アモルファスシリコン等から成る。５はＮ型半
導体膜で燐をドープした水素化アモルファスシリコン、
燐をドープしたフッ化アモルファスシリコン等から成る
。そしてこの半導体膜５の厚さは、薄く形成され、ゲー
ト電極２の厚さのほぼ１ム。程度である。６は第２の導
電材料でアルミニウム、クロム等から成る。７は透明導
電膜でインジウム錫酸化膜（ＩＴＯ）等から成る。Ｎ型
半導体膜５と第２の導電材料６と透明導電膜７とでソー
ス・ドレイン電極を形成している。そしてゲート絶縁膜
３の厚さは、ゲート電極２上で周囲より薄く形成され、
ゲート絶縁膜３の上面はほぼ平坦となっている。
はゲート絶縁膜で窒化シリコン、酸化シリコン等から成
る。４は非晶質半導体膜で水素化アモルファスシリコン
、フッ化アモルファスシリコン等から成る。５はＮ型半
導体膜で燐をドープした水素化アモルファスシリコン、
燐をドープしたフッ化アモルファスシリコン等から成る
。そしてこの半導体膜５の厚さは、薄く形成され、ゲー
ト電極２の厚さのほぼ１ム。程度である。６は第２の導
電材料でアルミニウム、クロム等から成る。７は透明導
電膜でインジウム錫酸化膜（ＩＴＯ）等から成る。Ｎ型
半導体膜５と第２の導電材料６と透明導電膜７とでソー
ス・ドレイン電極を形成している。そしてゲート絶縁膜
３の厚さは、ゲート電極２上で周囲より薄く形成され、
ゲート絶縁膜３の上面はほぼ平坦となっている。
従来のＴＦＴも基本的には、本発明のＴＰＴと同じ構成
である（第２図）が、従来のＴＰＴではゲート電極２の
厚さに応じて段差８ができてしまう。
である（第２図）が、従来のＴＰＴではゲート電極２の
厚さに応じて段差８ができてしまう。
段差８は非晶質半導体膜４．Ｔ型半導体膜５．第２の導
電材料６．透明導電膜７のすべてに影響を与える。特に
Ｎ型半導体膜５の厚さはゲート電極２の厚さの１／１０
程度なのでＮ型半導体膜５はステップカバレージが良（
ない、従って段差８のところでＮ型半導体膜５が切れて
しまう事が多い。
電材料６．透明導電膜７のすべてに影響を与える。特に
Ｎ型半導体膜５の厚さはゲート電極２の厚さの１／１０
程度なのでＮ型半導体膜５はステップカバレージが良（
ない、従って段差８のところでＮ型半導体膜５が切れて
しまう事が多い。
そのため、従来のＴＰＴではゲート電極２の厚さに制限
があり、むやみに厚くできなかった。このことはゲート
電極２のシート抵抗を下げるためには電極材料を変える
必要があることを示唆する。
があり、むやみに厚くできなかった。このことはゲート
電極２のシート抵抗を下げるためには電極材料を変える
必要があることを示唆する。
しかしながら、電極材料の種類はエツチングのしやすさ
、コスト、信転性等の面から非常に限られているという
問題がある。その点、本発明のＴＰＴではゲート電極２
の厚さに制限がないので単にゲート電極２の厚さを変え
るだけで容易にシート抵抗を下げることができる。
、コスト、信転性等の面から非常に限られているという
問題がある。その点、本発明のＴＰＴではゲート電極２
の厚さに制限がないので単にゲート電極２の厚さを変え
るだけで容易にシート抵抗を下げることができる。
次に本発明のＴＰＴの製造方法について説明する。第３
図（Ａ）〜０は本発明のＴＰＴの製造方法を各フォト工
程毎に示したものである。
図（Ａ）〜０は本発明のＴＰＴの製造方法を各フォト工
程毎に示したものである。
（ａ）まず、絶縁性基板１上に第１の導電材料（ＭＣｒ
）をスパッタ法あるいは蒸着法等で成膜する。
）をスパッタ法あるいは蒸着法等で成膜する。
これを第１のフォトマスクを使って泗択除去を行い、ゲ
ート電極２とする。なお、その際ドライエツチャー等で
図のようなデーパをつけると後工程での段切れの心配が
少ない、９はフォトマスクのパターン通りに現像したフ
ォトレジストを示す（第３図ｆＡｌ） 。
ート電極２とする。なお、その際ドライエツチャー等で
図のようなデーパをつけると後工程での段切れの心配が
少ない、９はフォトマスクのパターン通りに現像したフ
ォトレジストを示す（第３図ｆＡｌ） 。
（１））フォトレジスト９の除去後、次にゲート絶縁膜
３．非晶質半導体膜４．Ｎ型半導体膜５．第２の導電材
料６を連続的に形成する。ゲート絶縁膜３、非晶質半導
体膜４．Ｎ型半導体膜５はプラズマＣＶＤ （ＰＣＶＤ
）法で、また、第２の４電材料６はスパッタ法あるいは
蒸着法等で形成する。
３．非晶質半導体膜４．Ｎ型半導体膜５．第２の導電材
料６を連続的に形成する。ゲート絶縁膜３、非晶質半導
体膜４．Ｎ型半導体膜５はプラズマＣＶＤ （ＰＣＶＤ
）法で、また、第２の４電材料６はスパッタ法あるいは
蒸着法等で形成する。
そのあと第２のフォトマスクで非晶質半導体膜４゜Ｎ型
半導体膜５．第２の導電材料６を選択除去し、フォトレ
ジスト９を除去する（第３図（［３） 。
半導体膜５．第２の導電材料６を選択除去し、フォトレ
ジスト９を除去する（第３図（［３） 。
（Ｃ１最後に透明導電膜７をスパッタ法あるいは蒸着法
等で形成し、第３のフォトマスクでＮ型半導体膜５．第
２の導電材料６．透明導電膜７を選択除去する（第３図
０）。
等で形成し、第３のフォトマスクでＮ型半導体膜５．第
２の導電材料６．透明導電膜７を選択除去する（第３図
０）。
以上が本ＴＰＴの製造方法だがゲート絶縁膜をゲート電
極上で薄くする方法を以下に述べる。
極上で薄くする方法を以下に述べる。
ゲート絶縁膜３は普通窒化シリコン（Ｓ ｉ Ｎ）、酸
化シリコン（Ｓ ｉ Ｏ）等からなり、ＰＣＶＤ法で作
られる。ＰＣＶＤ装置の概略断面図は第４図のようであ
る。１０は反応室、１）は基板ホルダーｌ２はＲＦ電極
である６反応室１０内にシランガスと窒素、アンモニア
またはシランガスと亜酸化窒素等を導入し、基板ホルダ
ー１）とＲＦｔ極１２との間にＲＦ電界をかけてやると
、これらのガスはグロー放電分解を起こし、絶縁性基板
の上にＳｉＮまたはＳｉＯが堆積する。基板ホルダー１
）の断面図を第５図に示す、絶縁性基板１上にはゲート
電極２が形成されている。 １６．１７はそれぞれ基板
ホルダー、メタルマスクであり両方とも５ＵＳ３０４゜
５ｔＪＳ ３１６などの金属でできている。基板ホルダ
ー１６．メタルマスク１７は電気的につながっており、
メタルマスク１７がゲート電極２と接触することにより
ゲート電ｐｉ２にＤＣバイアスが印加できるようになっ
ている。１５は基板上にＰＣＶＤ法で堆積したときのゲ
ート絶縁膜を示す、このような構造にするとゲート電極
２のパッド１８の上にはゲート絶縁膜がつかないので後
になってバッド１８を露出させるための余分なフォトマ
スクがいらない。
化シリコン（Ｓ ｉ Ｏ）等からなり、ＰＣＶＤ法で作
られる。ＰＣＶＤ装置の概略断面図は第４図のようであ
る。１０は反応室、１）は基板ホルダーｌ２はＲＦ電極
である６反応室１０内にシランガスと窒素、アンモニア
またはシランガスと亜酸化窒素等を導入し、基板ホルダ
ー１）とＲＦｔ極１２との間にＲＦ電界をかけてやると
、これらのガスはグロー放電分解を起こし、絶縁性基板
の上にＳｉＮまたはＳｉＯが堆積する。基板ホルダー１
）の断面図を第５図に示す、絶縁性基板１上にはゲート
電極２が形成されている。 １６．１７はそれぞれ基板
ホルダー、メタルマスクであり両方とも５ＵＳ３０４゜
５ｔＪＳ ３１６などの金属でできている。基板ホルダ
ー１６．メタルマスク１７は電気的につながっており、
メタルマスク１７がゲート電極２と接触することにより
ゲート電ｐｉ２にＤＣバイアスが印加できるようになっ
ている。１５は基板上にＰＣＶＤ法で堆積したときのゲ
ート絶縁膜を示す、このような構造にするとゲート電極
２のパッド１８の上にはゲート絶縁膜がつかないので後
になってバッド１８を露出させるための余分なフォトマ
スクがいらない。
このような基板ホルダーでゲート絶縁膜を堆積させると
きの反応室内の等価回路を第６図に示す。
きの反応室内の等価回路を第６図に示す。
第６図の基板ホルダーは第５図のＡ方向から見たもので
ある。１９はグロー放電時に反応室内に存在するイオン
（Ｓｔ” 、 Ｈ” 等）等を示す。ゲート絶縁膜１
５の成長表面はイオン１９に曝されるがゲート電極２に
プラスのＤＣバイアスを印加すればイオン１９は下にゲ
ート電極２が無いところに集中する。そのためにゲート
電極２の上ではゲート絶縁膜１５の成膜速度は遅く、ゲ
ート電極２が無いところでは速い、従ってゲート絶縁膜
１５の表面の凹凸はＤＣバイアスの大きさをコントロー
ルすることによって減らすことができ、この凹凸がゲー
ト電極２の厚さよりも小さいほぼ平坦な表面を有するゲ
ート絶縁膜を形成することができる。
ある。１９はグロー放電時に反応室内に存在するイオン
（Ｓｔ” 、 Ｈ” 等）等を示す。ゲート絶縁膜１
５の成長表面はイオン１９に曝されるがゲート電極２に
プラスのＤＣバイアスを印加すればイオン１９は下にゲ
ート電極２が無いところに集中する。そのためにゲート
電極２の上ではゲート絶縁膜１５の成膜速度は遅く、ゲ
ート電極２が無いところでは速い、従ってゲート絶縁膜
１５の表面の凹凸はＤＣバイアスの大きさをコントロー
ルすることによって減らすことができ、この凹凸がゲー
ト電極２の厚さよりも小さいほぼ平坦な表面を有するゲ
ート絶縁膜を形成することができる。
以上述べたように本発明ではゲート絶縁膜の表面が平坦
なためゲート電極の厚さに制限がない。
なためゲート電極の厚さに制限がない。
そのため単にゲート電極を厚くするだけで、ゲート電極
のシート抵抗を下げられる。しかもゲート絶縁膜の表面
を平坦にするために余分なフォトマスクを必要としない
ため、製造歩留りの低下を招かないという効果を有する
。
のシート抵抗を下げられる。しかもゲート絶縁膜の表面
を平坦にするために余分なフォトマスクを必要としない
ため、製造歩留りの低下を招かないという効果を有する
。
第１図は本発明のＴＰＴの断面図、第２図は従来のＴＰ
Ｔの断面図、第３図囚は本発明のＴＰＴの製造方法の第
１工程、第３図りは第２工程、第３図（Ｏは第３工程で
ある。第４図はＰＣＶＤ装置の断面図、第５図は基板ホ
ルダーの断面図、第６図はＲＦ放電中の等価回路を表す
。 ２．１４・・・ゲート電極 ３．１５・・・ゲート絶縁膜 １２・・・・・ＲＦ電極 本発明のＴＰＴの前面図 箒 １ 図 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 従来のＴＦＴσ萌面簀Ｚ 第 ２ 図 オ（肩り日日のＴＦＴりｊｌｉＬ ｆジムの七３１ エ
ネ乳 ２第 ３ 図（Ａ） 本、た日月のＴＰＴの髪泣ガ五の第２二１２第 ３
日（Ｂ） フト５造−日目のＴＦＴのうぴｌ竺しフ５−法のり―し
３より呂り第 ３ 口ＣＣ”） ｐｃＶＤ荻ｌのｔ’ｒｆｆｉ。 りＮ ４ ｒｌ 夏ｊ反本ルデーのσ面■乙 第５図
Ｔの断面図、第３図囚は本発明のＴＰＴの製造方法の第
１工程、第３図りは第２工程、第３図（Ｏは第３工程で
ある。第４図はＰＣＶＤ装置の断面図、第５図は基板ホ
ルダーの断面図、第６図はＲＦ放電中の等価回路を表す
。 ２．１４・・・ゲート電極 ３．１５・・・ゲート絶縁膜 １２・・・・・ＲＦ電極 本発明のＴＰＴの前面図 箒 １ 図 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 従来のＴＦＴσ萌面簀Ｚ 第 ２ 図 オ（肩り日日のＴＦＴりｊｌｉＬ ｆジムの七３１ エ
ネ乳 ２第 ３ 図（Ａ） 本、た日月のＴＰＴの髪泣ガ五の第２二１２第 ３
日（Ｂ） フト５造−日目のＴＦＴのうぴｌ竺しフ５−法のり―し
３より呂り第 ３ 口ＣＣ”） ｐｃＶＤ荻ｌのｔ’ｒｆｆｉ。 りＮ ４ ｒｌ 夏ｊ反本ルデーのσ面■乙 第５図
Claims (2)
- （１）絶縁性基板上に設けられたゲート電極と該ゲート
電極と前記絶縁性基板との上に設けられたゲート絶縁膜
とを有する薄膜トランジスタにおいて、前記ゲート絶縁
膜の厚さは、前記ゲート電極上で周囲より薄くなってい
ることを特徴とする薄膜トランジスタ。 - （２）絶縁性基板上にゲート電極を形成した後、このゲ
ート電極にプラスのＤＣバイアスをかけつつゲート絶縁
膜をプラズマＣＶＤ法によって形成することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1597289A JPH02196470A (ja) | 1989-01-25 | 1989-01-25 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1597289A JPH02196470A (ja) | 1989-01-25 | 1989-01-25 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196470A true JPH02196470A (ja) | 1990-08-03 |
Family
ID=11903625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1597289A Pending JPH02196470A (ja) | 1989-01-25 | 1989-01-25 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974972B1 (en) * | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| JP2015173266A (ja) * | 2015-03-25 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9640630B2 (en) | 1999-08-12 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
-
1989
- 1989-01-25 JP JP1597289A patent/JPH02196470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640630B2 (en) | 1999-08-12 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US6974972B1 (en) * | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| JP2015173266A (ja) * | 2015-03-25 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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