JPH02206132A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH02206132A JPH02206132A JP2701489A JP2701489A JPH02206132A JP H02206132 A JPH02206132 A JP H02206132A JP 2701489 A JP2701489 A JP 2701489A JP 2701489 A JP2701489 A JP 2701489A JP H02206132 A JPH02206132 A JP H02206132A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- source
- electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000010408 film Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 64
- 239000000758 substrate Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば液晶テレビの液晶表示装置等にスイッ
チング素子として使用される薄膜トランジスタの製造方
法に関する。
チング素子として使用される薄膜トランジスタの製造方
法に関する。
近年、液晶テレビ等に使用される液晶表示装置としては
、高コントラスト及び高時分割駆動が要求されるために
、アクティブマトリクス型を用いることが提案されてい
る。このアクティブマトリクス型の液晶表示装置は、画
素となる透明電極及びこの透明電極に接続されたスイッ
チング素子をマトリクス状に複数配列した基板と、この
基板に配列された複数の透明電極に対向する他方の透明
電極を設けた対向基板と、これらの基板間に封入された
液晶とを備えている。そして、上記のスイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。
、高コントラスト及び高時分割駆動が要求されるために
、アクティブマトリクス型を用いることが提案されてい
る。このアクティブマトリクス型の液晶表示装置は、画
素となる透明電極及びこの透明電極に接続されたスイッ
チング素子をマトリクス状に複数配列した基板と、この
基板に配列された複数の透明電極に対向する他方の透明
電極を設けた対向基板と、これらの基板間に封入された
液晶とを備えている。そして、上記のスイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。
従来のスタガ型の薄膜トランジスタの断面構造を第２図
に示す。
に示す。
同図において、絶縁性基板ｌ上には、ソース及びドレイ
ン電極２．３が設しＪられ、その上にオーミックコンタ
クト用のｎｌ−ａ−３ｉ （ｎ”アモルファスシリコ
ン）層４が形成され、そしてその上を覆って半導体層と
してのａ−Ｓｉ層５が形成されている。更に、このａ−
３ｉＪｉ！５上にば、ゲート絶縁層６を介し、ソース電
極２の上方からトレイン電極３の上方へかけてゲート電
極７が設りられている。
ン電極２．３が設しＪられ、その上にオーミックコンタ
クト用のｎｌ−ａ−３ｉ （ｎ”アモルファスシリコ
ン）層４が形成され、そしてその上を覆って半導体層と
してのａ−Ｓｉ層５が形成されている。更に、このａ−
３ｉＪｉ！５上にば、ゲート絶縁層６を介し、ソース電
極２の上方からトレイン電極３の上方へかけてゲート電
極７が設りられている。
ところで、上述したスタガ型薄膜トランジスクを製造す
る工程において、ゲート絶縁膜６上にゲート電極７を形
成する際にパターニング精度の限界から、ソース及びド
レイン電極２．３間のチャネル領域上にのみに形成する
ことは困難であり、ゲート電極７をチャネル領域より広
く形成せざるをえない。すると、ゲート電極７とソース
及びドレイン電極２．３とのオーバラップが生じる。
る工程において、ゲート絶縁膜６上にゲート電極７を形
成する際にパターニング精度の限界から、ソース及びド
レイン電極２．３間のチャネル領域上にのみに形成する
ことは困難であり、ゲート電極７をチャネル領域より広
く形成せざるをえない。すると、ゲート電極７とソース
及びドレイン電極２．３とのオーバラップが生じる。
二〇オーバラップ部分があると、その部分に寄生容量Ｃ
が生じ、この寄生容量Ｃを介してゲート信号がドレイン
側にリークしてしまうという問題が起こる。また、オー
バラップ部分では、ゲート電極７とソース電極２との間
、或いはゲート電極７とドレイン電極３との間で、短絡
が生じやすいという問題もある。
が生じ、この寄生容量Ｃを介してゲート信号がドレイン
側にリークしてしまうという問題が起こる。また、オー
バラップ部分では、ゲート電極７とソース電極２との間
、或いはゲート電極７とドレイン電極３との間で、短絡
が生じやすいという問題もある。
〔発明の目的］
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、ゲート電極とソース及びトレイン電極
とのオーバラップ部分に生じる寄生容量を低減させ、か
つ短絡を防止することのできる薄膜トランジスタの製造
方法を提供することにある。
り、その目的は、ゲート電極とソース及びトレイン電極
とのオーバラップ部分に生じる寄生容量を低減させ、か
つ短絡を防止することのできる薄膜トランジスタの製造
方法を提供することにある。
本発明は、上記目的を達成するため、ゲート絶縁層を第
１及び第２の絶縁層からなる２層構造として形成した後
、チャネル領域上方にある第２の絶縁層を除去して、ゲ
ート電極とのオーバラップ部分となるソース及びドレイ
ン電極上方にのみ上記の厚い２層構造を残すようにした
ことを特徴とする。
１及び第２の絶縁層からなる２層構造として形成した後
、チャネル領域上方にある第２の絶縁層を除去して、ゲ
ート電極とのオーバラップ部分となるソース及びドレイ
ン電極上方にのみ上記の厚い２層構造を残すようにした
ことを特徴とする。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の薄膜トランジスタの製造方法の一実
施例を示す製造工程図であり、第２図と同様に、スタガ
型の薄膜１ヘタンジスタの製造工程を示した。
施例を示す製造工程図であり、第２図と同様に、スタガ
型の薄膜１ヘタンジスタの製造工程を示した。
まず第１図（ａ）に示すように、例えばガラスや石英等
の透明な絶縁性基板１の上面に、Ｃｒ（クロム）等の金
属材料からなるソース及びトレイン電極２．３をスパッ
タリングや真空薄着等により堆積し、続いてその上にオ
ーミックコンタクト用のｎ”−ａ−３ｉ層４をプラズマ
ＣＶＤ法等により堆積した後、これらをフォトリソグラ
フィ法を用いて一括にパターニングすることにより□ソ
ース及びドレイン電極２．３とｎ・−ａ−３ｉ層４を形
成する。
の透明な絶縁性基板１の上面に、Ｃｒ（クロム）等の金
属材料からなるソース及びトレイン電極２．３をスパッ
タリングや真空薄着等により堆積し、続いてその上にオ
ーミックコンタクト用のｎ”−ａ−３ｉ層４をプラズマ
ＣＶＤ法等により堆積した後、これらをフォトリソグラ
フィ法を用いて一括にパターニングすることにより□ソ
ース及びドレイン電極２．３とｎ・−ａ−３ｉ層４を形
成する。
次に、上記のｎ’ −ａ−３ｉ層４上を含む基板１の全
面に、ａ−Ｓｉ半導体層５と、５ｉＮ（窒化シリコン）
からなる第１、第２の絶縁層１１．１２をプラズマＣＶ
Ｄ法等により順次堆積させた後、これらをフォトリソグ
ラフィ法を用いて一括でパターニングする。
面に、ａ−Ｓｉ半導体層５と、５ｉＮ（窒化シリコン）
からなる第１、第２の絶縁層１１．１２をプラズマＣＶ
Ｄ法等により順次堆積させた後、これらをフォトリソグ
ラフィ法を用いて一括でパターニングする。
ここで、第１、第２の絶縁層１１．１２を堆積させる際
、それぞれの厚さは、３０００〜４０００人程度である
。ま変色その堆積の際に、第１、第２の絶縁層１１．１
２の組成を調整して、後述するエツチング工程（第１図
（Ｃ）参照）におけるエツチング速度が、第１の絶縁層
１１と第２の絶縁層１２で、例えば１対１０程度になる
ようにする。即ち、前記第１、第２の絶縁層１１．１２
としてＳｉＮ膜をプラズマＣＶＤ法により堆積し、後の
工程として後述するようなバンファフッ酸を用いたウェ
ットエツチングを施す場合に、堆積の際のガスとしてＳ
ｉＨ４（シラン）、ＮＨ３（アンモニア）及びＮ２
（窒素）を使用し、これらのガスの流量を第１の絶縁層
１１よりも第２の絶縁層１２の方がＮの割合が過剰にな
るようにするこ七により、第ｌの絶縁層１１よりも第２
の絶縁１１２の方のエツチング速度が遥かに速くなるよ
うにする。
、それぞれの厚さは、３０００〜４０００人程度である
。ま変色その堆積の際に、第１、第２の絶縁層１１．１
２の組成を調整して、後述するエツチング工程（第１図
（Ｃ）参照）におけるエツチング速度が、第１の絶縁層
１１と第２の絶縁層１２で、例えば１対１０程度になる
ようにする。即ち、前記第１、第２の絶縁層１１．１２
としてＳｉＮ膜をプラズマＣＶＤ法により堆積し、後の
工程として後述するようなバンファフッ酸を用いたウェ
ットエツチングを施す場合に、堆積の際のガスとしてＳ
ｉＨ４（シラン）、ＮＨ３（アンモニア）及びＮ２
（窒素）を使用し、これらのガスの流量を第１の絶縁層
１１よりも第２の絶縁層１２の方がＮの割合が過剰にな
るようにするこ七により、第ｌの絶縁層１１よりも第２
の絶縁１１２の方のエツチング速度が遥かに速くなるよ
うにする。
次に、上記第２の絶縁層１２上を含む全面にポジ型のフ
ォトレジストを塗布した後、このフォＩ・レジストに対
して絶縁性基板１の裏面から露光を施す。この際、ソー
ス及びトレイン電極２．３ε：ｒ光を通さないので、上
記フォトレジストのうぢ、ソース及びドレイン電極２．
３と対応する部分に影ができる。その後、フォトレジス
トを現像して露光部分を除去することにより、第１図（
ｂ）に示すように、ソース及びドレイン電極２．３と同
一パターンのフォトレジスト１３を第２の絶縁Ｍ１２上
に残す。なお、上記の裏面露光の際、光が十分にフォト
レジストに到達するように、ａ−３ｉ層５を十分に薄く
形成しておくことが望ましい。
ォトレジストを塗布した後、このフォＩ・レジストに対
して絶縁性基板１の裏面から露光を施す。この際、ソー
ス及びトレイン電極２．３ε：ｒ光を通さないので、上
記フォトレジストのうぢ、ソース及びドレイン電極２．
３と対応する部分に影ができる。その後、フォトレジス
トを現像して露光部分を除去することにより、第１図（
ｂ）に示すように、ソース及びドレイン電極２．３と同
一パターンのフォトレジスト１３を第２の絶縁Ｍ１２上
に残す。なお、上記の裏面露光の際、光が十分にフォト
レジストに到達するように、ａ−３ｉ層５を十分に薄く
形成しておくことが望ましい。
続いて、第１図（Ｃ）に示すように、上記フォトレジス
ト１３をマスクとして第２の絶縁層１２にエツチングを
施すことにより、第２の絶縁層１２のうち、チャネル領
域上方の部分のみを除去する。
ト１３をマスクとして第２の絶縁層１２にエツチングを
施すことにより、第２の絶縁層１２のうち、チャネル領
域上方の部分のみを除去する。
この際、上述したように第１の絶縁層１１よりも第２の
絶縁層１２に対するエツチング速度を大にしであるので
、例えばエツチング溶液としてバッフプフッ酸を用いる
ことにより、Ｎの割合の多いＳｉＮ膜からなる第２の絶
縁層１２のみを選択的に除去することができる。これに
より、ゲート絶縁層としては、ソース及びドレイン電極
２．３の上方にのみ第１及び第２の絶縁層１１．１２か
らなる２層構造が残り、その間のチャネル領域上方には
第１の絶縁層１１のみの１層構造が残る。
絶縁層１２に対するエツチング速度を大にしであるので
、例えばエツチング溶液としてバッフプフッ酸を用いる
ことにより、Ｎの割合の多いＳｉＮ膜からなる第２の絶
縁層１２のみを選択的に除去することができる。これに
より、ゲート絶縁層としては、ソース及びドレイン電極
２．３の上方にのみ第１及び第２の絶縁層１１．１２か
らなる２層構造が残り、その間のチャネル領域上方には
第１の絶縁層１１のみの１層構造が残る。
最後に、フォトレジスト１３を除去し、全面にゲート電
極となるＣｒ等の金属材料をスパッタリングや真空薄着
等により堆積した後、これをフォトリソグラフィ法を用
いてバターニングすることにより、第１図（ｄ）に示す
ように第２の絶縁層１２上から第１の絶縁層１１上にか
けてゲート電極１４を形成する。
極となるＣｒ等の金属材料をスパッタリングや真空薄着
等により堆積した後、これをフォトリソグラフィ法を用
いてバターニングすることにより、第１図（ｄ）に示す
ように第２の絶縁層１２上から第１の絶縁層１１上にか
けてゲート電極１４を形成する。
以上の工程で得られた薄膜トランジスタは、ソース及び
ドレイン電極２．３の上方に、第１及び第２の絶縁層１
１．１２からなる２層構造のゲート絶縁層を有し、一方
、ソース及びドレイン電極２．３間のチャネル領域上方
には、第１の絶縁層１１のみからなる１層構造のゲート
絶縁層を有している。すなわち、ソース及びドレイン電
極２．３上には、チャネル領域上の２倍の厚さのゲート
絶縁層が存在する。このことから、従来と同様にゲート
電極１４がソース及びドレイン電極２．３とオーバラッ
プして形成されたとしても、そのオーバラップ部分には
２層構造の厚いゲート絶縁層が存在するので、そこに生
しる寄生容量を著しく低減させることができる。しかも
、ゲート電極１４とソース及びドレイン電極２．３とは
、厚い絶縁層を介しているので、これらの間の短絡も防
止できる。
ドレイン電極２．３の上方に、第１及び第２の絶縁層１
１．１２からなる２層構造のゲート絶縁層を有し、一方
、ソース及びドレイン電極２．３間のチャネル領域上方
には、第１の絶縁層１１のみからなる１層構造のゲート
絶縁層を有している。すなわち、ソース及びドレイン電
極２．３上には、チャネル領域上の２倍の厚さのゲート
絶縁層が存在する。このことから、従来と同様にゲート
電極１４がソース及びドレイン電極２．３とオーバラッ
プして形成されたとしても、そのオーバラップ部分には
２層構造の厚いゲート絶縁層が存在するので、そこに生
しる寄生容量を著しく低減させることができる。しかも
、ゲート電極１４とソース及びドレイン電極２．３とは
、厚い絶縁層を介しているので、これらの間の短絡も防
止できる。
なお、上記の実施例ではスタガ型の場合を示したが、本
発明はこれに限らず、例えばコプラナ型の薄膜トランジ
スタにも適用できる。コプラナ型の基本構造は、基板上
に形成されたａ−３ｉ層上にソース及びドレイン電極が
形成され、その上にゲート絶縁層を介してゲート電極が
形成されたものである。よって、この場合には、ゲート
絶縁層及びゲート電極の形成工程に、第１図（ａ）〜（
ｄ）に示した第１、第２の絶縁層１１．１２及びゲート
電極１４の形成工程をそのまま適用することにより、第
１図（ｄ）に示したものと同様にソース及びドレイン電
極上のゲート絶縁層のみを厚く形成することができる。
発明はこれに限らず、例えばコプラナ型の薄膜トランジ
スタにも適用できる。コプラナ型の基本構造は、基板上
に形成されたａ−３ｉ層上にソース及びドレイン電極が
形成され、その上にゲート絶縁層を介してゲート電極が
形成されたものである。よって、この場合には、ゲート
絶縁層及びゲート電極の形成工程に、第１図（ａ）〜（
ｄ）に示した第１、第２の絶縁層１１．１２及びゲート
電極１４の形成工程をそのまま適用することにより、第
１図（ｄ）に示したものと同様にソース及びドレイン電
極上のゲート絶縁層のみを厚く形成することができる。
また、上記の各実施例では半導体層としてａＳｉ層を用
いたが、半導体薄膜としての特性が良好なものであれば
、その他の半導体材料を用いてもよいことは勿論である
。
いたが、半導体薄膜としての特性が良好なものであれば
、その他の半導体材料を用いてもよいことは勿論である
。
更に、第１、第２の絶縁層も、上述したようなＳｉＮ膜
に限らず、ゲート絶縁層に適した特性を有し、かつ第２
の絶縁層だけを選択除去できるものであれば、各種のも
のを使用できる。
に限らず、ゲート絶縁層に適した特性を有し、かつ第２
の絶縁層だけを選択除去できるものであれば、各種のも
のを使用できる。
以上説明したように、本発明によれば、ドレイン電極と
のオーバラップ部分となるソース及びトレイン電極上方
にのみ、２層構造からなる厚いゲート絶縁層を形成する
ようにしたので、オーバラップ部分に生しる寄生容量を
著しく低減させることができ、かつ短絡をも防止するこ
とができる。
のオーバラップ部分となるソース及びトレイン電極上方
にのみ、２層構造からなる厚いゲート絶縁層を形成する
ようにしたので、オーバラップ部分に生しる寄生容量を
著しく低減させることができ、かつ短絡をも防止するこ
とができる。
第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、 第２図は従来の薄膜トランジスタの１ｔＪｒ面構成回で
ある。 ｌ・・・絶縁性基板、 ２・・・ソース電極、 ３・・・ドレイン電極、 ４−−−ｎ４−ａ−３ｉ層、 ５・・・ａ−３ｉ層、 １１・・・第１の絶縁層、 １２・・・第２の絶縁層、 １３・・・フォトレジスト、 １４・・・ゲート電極。 特許出願人 カシオ計算機株式会社 （Ｃ１） （ｂ） （Ｃ） （ｄ）
造方法の一実施例を示す製造工程図、 第２図は従来の薄膜トランジスタの１ｔＪｒ面構成回で
ある。 ｌ・・・絶縁性基板、 ２・・・ソース電極、 ３・・・ドレイン電極、 ４−−−ｎ４−ａ−３ｉ層、 ５・・・ａ−３ｉ層、 １１・・・第１の絶縁層、 １２・・・第２の絶縁層、 １３・・・フォトレジスト、 １４・・・ゲート電極。 特許出願人 カシオ計算機株式会社 （Ｃ１） （ｂ） （Ｃ） （ｄ）
Claims (1)
- 【特許請求の範囲】 ゲート絶縁層の下方にソース及びドレイン電極が配置さ
れ、かつゲート絶縁層の上方にゲート電極が配置された
薄膜トランジスタの製造方法において、 第１及び第２の絶縁層を順次積層して２層構造からなる
ゲート絶縁層を形成する工程と、 該２層構造のゲート絶縁層のうち、前記ソース及びドレ
イン電極間に対応する部分の第２の絶縁層を除去して、
第１の絶縁層のみとし、前記ソース及びドレイン電極の
上方に位置する部分に前記第１及び第２の絶縁層からな
る２層構造のゲート絶縁膜とする工程と、 前記ソース及びドレイン電極間の第１の絶縁層上から前
記ソース及びドレイン電極上方の第２の絶縁層上にかけ
てゲート電極を形成する工程とを備えたことを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027014A JP2730129B2 (ja) | 1989-02-06 | 1989-02-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027014A JP2730129B2 (ja) | 1989-02-06 | 1989-02-06 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206132A true JPH02206132A (ja) | 1990-08-15 |
| JP2730129B2 JP2730129B2 (ja) | 1998-03-25 |
Family
ID=12209243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027014A Expired - Fee Related JP2730129B2 (ja) | 1989-02-06 | 1989-02-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730129B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366909A (en) * | 1994-01-07 | 1994-11-22 | Goldstar Electron Co., Ltd. | Method for fabricating thin film transistor |
| US5488005A (en) * | 1994-05-06 | 1996-01-30 | Samsung Electronics Co., Ltd. | Process for manufacturing an offset gate structure thin film transistor |
| US5840602A (en) * | 1996-02-21 | 1998-11-24 | Samsung Electronics Co., Ltd. | Methods of forming nonmonocrystalline silicon-on-insulator thin-film transistors |
| JP2006093652A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
| JP2006278984A (ja) * | 2005-03-30 | 2006-10-12 | Seiko Epson Corp | 半導体装置、電子機器、半導体装置の製造方法、及び電子機器の製造方法 |
| JP4880846B2 (ja) * | 1999-08-24 | 2012-02-22 | 奇美電子股▲ふん▼有限公司 | 薄膜トランジスタ及びその形成方法 |
| JP2013131766A (ja) * | 2006-03-29 | 2013-07-04 | Plastic Logic Ltd | 自己整合電極を有するデバイスの作製方法 |
| CN103367458A (zh) * | 2012-04-03 | 2013-10-23 | 元太科技工业股份有限公司 | 薄膜晶体管及其制造方法 |
| JP2016157955A (ja) * | 2008-11-07 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 表示装置及び表示モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283663A (ja) * | 1986-06-02 | 1987-12-09 | Nissan Motor Co Ltd | 薄膜トランジスタ |
-
1989
- 1989-02-06 JP JP1027014A patent/JP2730129B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283663A (ja) * | 1986-06-02 | 1987-12-09 | Nissan Motor Co Ltd | 薄膜トランジスタ |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366909A (en) * | 1994-01-07 | 1994-11-22 | Goldstar Electron Co., Ltd. | Method for fabricating thin film transistor |
| US5488005A (en) * | 1994-05-06 | 1996-01-30 | Samsung Electronics Co., Ltd. | Process for manufacturing an offset gate structure thin film transistor |
| US5840602A (en) * | 1996-02-21 | 1998-11-24 | Samsung Electronics Co., Ltd. | Methods of forming nonmonocrystalline silicon-on-insulator thin-film transistors |
| JP4880846B2 (ja) * | 1999-08-24 | 2012-02-22 | 奇美電子股▲ふん▼有限公司 | 薄膜トランジスタ及びその形成方法 |
| JP2006093652A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
| JP2012054575A (ja) * | 2004-09-20 | 2012-03-15 | Samsung Mobile Display Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
| JP4686232B2 (ja) * | 2005-03-30 | 2011-05-25 | セイコーエプソン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7560776B2 (en) | 2005-03-30 | 2009-07-14 | Seiko Epson Corporation | Semiconductor device, electronic apparatus, method of manufacturing semiconductor device, and method of manufacturing electronic apparatus |
| CN100461459C (zh) * | 2005-03-30 | 2009-02-11 | 精工爱普生株式会社 | 半导体装置的制造方法及电子设备的制造方法 |
| KR100770729B1 (ko) * | 2005-03-30 | 2007-10-30 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 전자 기기의 제조 방법 |
| JP2006278984A (ja) * | 2005-03-30 | 2006-10-12 | Seiko Epson Corp | 半導体装置、電子機器、半導体装置の製造方法、及び電子機器の製造方法 |
| JP2013131766A (ja) * | 2006-03-29 | 2013-07-04 | Plastic Logic Ltd | 自己整合電極を有するデバイスの作製方法 |
| US8900955B2 (en) | 2006-03-29 | 2014-12-02 | Cambridge Enterprise Limited | Thin film transistor device with accurately aligned electrode patterns |
| US8987808B2 (en) | 2006-03-29 | 2015-03-24 | Cambridge Enterprise Limited | Thin film transistor with accurately aligned electrode patterns and electronic device(s) that include same |
| JP2016157955A (ja) * | 2008-11-07 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 表示装置及び表示モジュール |
| CN103367458A (zh) * | 2012-04-03 | 2013-10-23 | 元太科技工业股份有限公司 | 薄膜晶体管及其制造方法 |
| US9368630B2 (en) | 2012-04-03 | 2016-06-14 | E Ink Holdings Inc. | Thin film transistor and method for manufacturing thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730129B2 (ja) | 1998-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5814836A (en) | Semiconductor device requiring fewer masking steps to manufacture | |
| JP3053848B2 (ja) | アクティブマトリクス基板 | |
| US6309903B2 (en) | Method for manufacturing fringe field switching mode liquid crystal display device | |
| JPH02206132A (ja) | 薄膜トランジスタ | |
| JPS61225869A (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| KR19980075975A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| JPH02177563A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS61187369A (ja) | 薄膜トランジスタの製造方法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| KR100205867B1 (ko) | 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판 | |
| JPH02214124A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0323429A (ja) | 薄膜トランジスタ | |
| JPS62190762A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2782829B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01209765A (ja) | 薄膜トランジスタ | |
| JPS63119256A (ja) | アクテイブマトリクス基板の製造方法 | |
| JPH02177543A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61139069A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS62239579A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0553139A (ja) | 薄膜トランジスタ素子アレイ | |
| JPH02196470A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0645357A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0745836A (ja) | 薄膜トランジスタおよびその製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |