JPH0464181B2 - - Google Patents
Info
- Publication number
- JPH0464181B2 JPH0464181B2 JP59025381A JP2538184A JPH0464181B2 JP H0464181 B2 JPH0464181 B2 JP H0464181B2 JP 59025381 A JP59025381 A JP 59025381A JP 2538184 A JP2538184 A JP 2538184A JP H0464181 B2 JPH0464181 B2 JP H0464181B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- amorphous silicon
- silicon layer
- transparent conductive
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 32
- 239000010408 film Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 22
- 239000010409 thin film Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 9
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は薄膜トランジスタの製造方法に関す
る。
る。
(b) 技術の背景
本発明は、近時、極薄型、広面積の平面デイス
プレイ装置として着目される液晶デイスプレイデ
バイスに係、特に該デバイス駆動の例えばマトリ
ツクス構成のITO膜表示電極駆動をなす水素化ア
モルフアス半導体素子からなる能動スイツチ素子
の形成手段に就いて提示したものである。
プレイ装置として着目される液晶デイスプレイデ
バイスに係、特に該デバイス駆動の例えばマトリ
ツクス構成のITO膜表示電極駆動をなす水素化ア
モルフアス半導体素子からなる能動スイツチ素子
の形成手段に就いて提示したものである。
(c) 従来技術と問題点
従来の、液晶デバイスに於けるITO電極（透明
な導電性の電極）を制御駆動する薄膜トランジス
タは、デイスプレイデバイス形成のガラス基板上
に水素化アモルフアスシリコン（以下、ａ−Siと
略記する）半導体素子が使用されている。
な導電性の電極）を制御駆動する薄膜トランジス
タは、デイスプレイデバイス形成のガラス基板上
に水素化アモルフアスシリコン（以下、ａ−Siと
略記する）半導体素子が使用されている。
第１図は、ガラス基板にａ−Siの薄膜トランジ
スタが形成される従来方法を説明する要部プロセ
スを示す断面図である。
スタが形成される従来方法を説明する要部プロセ
スを示す断面図である。
はガラス基板ａ上にゲート電極ｂがパターン
蒸着された状態である。は前記パターン蒸着
後、窒化シリコンのゲート絶縁層ｃと、厚さ1000
Åの真性ａ−Si層ｄ、及びチヤンネル部保護をな
す厚さ2000Åの酸化シリコン層ｅ（絶縁層）を、
同一プラズマ気相成長装置（CVD装置）により
連続的に成膜した状態、又は、前記に続いて
その表面にスピンコートしてポジ形レジストｆ
（マイクロポジツト）を塗着した後、基板背面か
らの露光と、該露光後のレジスト現像及び弗酸、
弗化アンモン・水の混合液による酸化シリコン層
ｅをエツチング処理した状態である。
蒸着された状態である。は前記パターン蒸着
後、窒化シリコンのゲート絶縁層ｃと、厚さ1000
Åの真性ａ−Si層ｄ、及びチヤンネル部保護をな
す厚さ2000Åの酸化シリコン層ｅ（絶縁層）を、
同一プラズマ気相成長装置（CVD装置）により
連続的に成膜した状態、又は、前記に続いて
その表面にスピンコートしてポジ形レジストｆ
（マイクロポジツト）を塗着した後、基板背面か
らの露光と、該露光後のレジスト現像及び弗酸、
弗化アンモン・水の混合液による酸化シリコン層
ｅをエツチング処理した状態である。
更に、は前記処理に続いて、ａ−Si層とオー
ミツクコンタクトを取得する前記CVD装置によ
る厚さ約100Åのn+a−Si層ｇの成膜と、続いて
厚さ約700Åのニツケルクローム（NiCr）層ｈが
成膜になるソースドレイン電極を蒸着装置により
被着した状態である。然る後、前記塗着のレジス
ト層ｆ側面の不連続性を利用して該レジストの剥
離処理（リフトオフ法）をして、同図に示すソ
ースとドレイン電極が分離されたトランジスタが
形成される。
ミツクコンタクトを取得する前記CVD装置によ
る厚さ約100Åのn+a−Si層ｇの成膜と、続いて
厚さ約700Åのニツケルクローム（NiCr）層ｈが
成膜になるソースドレイン電極を蒸着装置により
被着した状態である。然る後、前記塗着のレジス
ト層ｆ側面の不連続性を利用して該レジストの剥
離処理（リフトオフ法）をして、同図に示すソ
ースとドレイン電極が分離されたトランジスタが
形成される。
か様な背面露光を用いた自己整合形ａ−Si薄膜
トランジスタの製造方法は、ポジ形レジストｆを
用いるスタガ型ソース・ドレイン電極をリフトオ
フ法により形成するため、n+層を用いる際高温
成膜が不可能である。且つn+層の段差被膜性が
良いためリフトオフ法の歩留りが不充分であると
云う欠点がある。又、コプラナー型においては、
前記欠点以前に薄膜トランジスタ製造上、重要な
界面であるゲート絶縁層とａ−Si層との界面が真
空外にさらされると云う欠点がある。
トランジスタの製造方法は、ポジ形レジストｆを
用いるスタガ型ソース・ドレイン電極をリフトオ
フ法により形成するため、n+層を用いる際高温
成膜が不可能である。且つn+層の段差被膜性が
良いためリフトオフ法の歩留りが不充分であると
云う欠点がある。又、コプラナー型においては、
前記欠点以前に薄膜トランジスタ製造上、重要な
界面であるゲート絶縁層とａ−Si層との界面が真
空外にさらされると云う欠点がある。
(d) 発明の目的
本発明の目的は、ゲート絶縁層とａ−Si層との
界面生成、ａ−Si層とソースドレイン電極との界
面生成を真空を破らないで生成すること、併せて
ゲート電極とソースドレイン電極を自己整合法に
より位置合わせすることにより安定な特性を持つ
薄膜トランジスタを高精細かつ大面積基板上に配
置形成する製造方法を提示することである。
界面生成、ａ−Si層とソースドレイン電極との界
面生成を真空を破らないで生成すること、併せて
ゲート電極とソースドレイン電極を自己整合法に
より位置合わせすることにより安定な特性を持つ
薄膜トランジスタを高精細かつ大面積基板上に配
置形成する製造方法を提示することである。
(e) 発明の構成
前記目的は、ゲート電極が形成されたガラス基
板上に、ゲート絶縁膜、アモルフアスシリコン
層、n+アモルフアスシリコン層を同一の真空中
で連続積層し、その後該n+アモルフアスシリコ
ン層上に透明導電膜を形成する工程と、該透明導
電膜上に形成されたネガレジストを前記ゲート電
極をマスクとして前記ガラス基板の背面から露光
し現像してレジストパターンを形成する工程と、
前記透明導電膜及び前記n+アモルフアスシリコ
ン層をエツチング分離してソース並びにドレイン
電極を形成し、その後前記レジストパターンを除
去する工程と、を有することを特徴とする薄膜ト
ランジスタの製造方法により達成される。
板上に、ゲート絶縁膜、アモルフアスシリコン
層、n+アモルフアスシリコン層を同一の真空中
で連続積層し、その後該n+アモルフアスシリコ
ン層上に透明導電膜を形成する工程と、該透明導
電膜上に形成されたネガレジストを前記ゲート電
極をマスクとして前記ガラス基板の背面から露光
し現像してレジストパターンを形成する工程と、
前記透明導電膜及び前記n+アモルフアスシリコ
ン層をエツチング分離してソース並びにドレイン
電極を形成し、その後前記レジストパターンを除
去する工程と、を有することを特徴とする薄膜ト
ランジスタの製造方法により達成される。
(f) 発明の実施例
本発明は、薄膜トランジスタのソース・ドレイ
ン電極を、膜厚さ100Å程度の半透明性n+アモル
フアスシリコン層とITO導電膜との二層膜構成と
する。これによりゲート絶縁層とａ−Si層の界
面、更に、ａ−Si層とソース・ドレイン電極の界
面が、共に同一真空中で生成され、然る後背面露
光が出来る。
ン電極を、膜厚さ100Å程度の半透明性n+アモル
フアスシリコン層とITO導電膜との二層膜構成と
する。これによりゲート絶縁層とａ−Si層の界
面、更に、ａ−Si層とソース・ドレイン電極の界
面が、共に同一真空中で生成され、然る後背面露
光が出来る。
またネガ型レジストの使用によりソース・ドレ
イン電極がエツチングでパターンニング出来、該
パターニング形成の歩留り低下を抑えることが出
来る。
イン電極がエツチングでパターンニング出来、該
パターニング形成の歩留り低下を抑えることが出
来る。
以下、本発明の製造方法を、第２図薄膜トラン
ジスタ断面を示すプロセス図を参照しながら詳細
に説明する。
ジスタ断面を示すプロセス図を参照しながら詳細
に説明する。
第２図プロセス図中、はガラス基板ａの表面
にニツケルクローム（NiCr）よりなるゲート電
極ｂが膜厚さ略700Åの厚さにパターン蒸着され
た状態である。は前記パターン蒸着後、窒化シ
リコン（SiN：Ｈ）のゲート絶縁層ｃと、1000Å
厚さの真性ａ−Si層ｄとを順次被着して、更にそ
の上面に厚さ100Å程度のn+アモルフアスシリコ
ン層１と厚さ1000ÅのITO導電膜ｉとの二重膜構
成のソース・ドレイン電極を順次被着した状態で
ある。前記順次被着するゲート絶縁層ｃ、真性ａ
−Si層ｄ、及びn+アモルフアスシリコン層１は、
何れも同一のプラズマCVD（Chemical Vapor
Deposition）装置により連続的に成膜し得る。又
厚さ1000ÅのITO導電膜ｉは、電子ビーム蒸着法
やイオンプレーテイング法及びスパツタ法により
成膜し得る。
にニツケルクローム（NiCr）よりなるゲート電
極ｂが膜厚さ略700Åの厚さにパターン蒸着され
た状態である。は前記パターン蒸着後、窒化シ
リコン（SiN：Ｈ）のゲート絶縁層ｃと、1000Å
厚さの真性ａ−Si層ｄとを順次被着して、更にそ
の上面に厚さ100Å程度のn+アモルフアスシリコ
ン層１と厚さ1000ÅのITO導電膜ｉとの二重膜構
成のソース・ドレイン電極を順次被着した状態で
ある。前記順次被着するゲート絶縁層ｃ、真性ａ
−Si層ｄ、及びn+アモルフアスシリコン層１は、
何れも同一のプラズマCVD（Chemical Vapor
Deposition）装置により連続的に成膜し得る。又
厚さ1000ÅのITO導電膜ｉは、電子ビーム蒸着法
やイオンプレーテイング法及びスパツタ法により
成膜し得る。
プロセス図中は、前記に続いてその表面に
スピンオフ法でネガ形レジストｊを塗着した後、
基板ａ背面からの背面露光（上方向矢印参照）を
なす状態と、併せて前記背面露光後、現像処理に
より図示ｋの凹みが形成された状態を示す。
スピンオフ法でネガ形レジストｊを塗着した後、
基板ａ背面からの背面露光（上方向矢印参照）を
なす状態と、併せて前記背面露光後、現像処理に
より図示ｋの凹みが形成された状態を示す。
は、前記凹み（チヤンネル）ｋの底面にある
ITO膜導電膜ｉとn+アモルフアスシリコン層１
とを、エツチング除去した状態図である。は前
記レジストｊ塗着の軟化温度（140℃）条件以下
の温度で該隔離のチヤンネル部面に対して酸化シ
リコン膜（SiO2、膜厚約2000Å）の絶縁保護膜
ｍを成膜した状態である。
ITO膜導電膜ｉとn+アモルフアスシリコン層１
とを、エツチング除去した状態図である。は前
記レジストｊ塗着の軟化温度（140℃）条件以下
の温度で該隔離のチヤンネル部面に対して酸化シ
リコン膜（SiO2、膜厚約2000Å）の絶縁保護膜
ｍを成膜した状態である。
更に、はリフトオフ法によりチヤンネル部ｋ
以外の保護膜ｍを除去した状態図である。
以外の保護膜ｍを除去した状態図である。
前記本発明の実施例手段によりゲート絶縁層と
ａ−Si層、該ａ−Si層とソース・ドレイン電極と
の形成が真空を破ることなく、従つてクリーンな
表面状態を維持して接合することが出来る為、マ
トリツクス電極を構成するセル駆動の安定なスイ
ツチングトランジスタが実現可能となる。
ａ−Si層、該ａ−Si層とソース・ドレイン電極と
の形成が真空を破ることなく、従つてクリーンな
表面状態を維持して接合することが出来る為、マ
トリツクス電極を構成するセル駆動の安定なスイ
ツチングトランジスタが実現可能となる。
(g) 発明の効果
以上、詳細に説明した本発明の薄膜トランジス
タの製造方法によれば、ゲート絶縁層とａ−Si層
の界面、及びａ−Si層とソース・ドレイン電極の
界面が同一の真空中で形成され、かつセルフアラ
イメント法が導入されるので、液晶表示のセル駆
動をなす信頼性の高い高精細な且つ大型の薄膜マ
トリツクススイツチングアレイが製造可能とな
る。
タの製造方法によれば、ゲート絶縁層とａ−Si層
の界面、及びａ−Si層とソース・ドレイン電極の
界面が同一の真空中で形成され、かつセルフアラ
イメント法が導入されるので、液晶表示のセル駆
動をなす信頼性の高い高精細な且つ大型の薄膜マ
トリツクススイツチングアレイが製造可能とな
る。
第１図は従来の薄膜トランジスタ形成方法を説
明するプロセス要部の断面図、第２図は本発明の
薄膜トランジスタ形成プロセス要部手段を示す断
面図である。 図中、ａはガラス基板、ｂはゲート電極、ｃは
窒化シリコン層（SiN：Ｈ）、ｄは真性アモルフ
アスシリコン（ａ−Si）層、ｅは酸化シリコン層
（SiO2）、ｆはレジスト膜、ｇとｌはn+a−Si層、
ｈはニツケルクローム（NiCr）組成のソース・
ドレイン電極、ｉはITO膜組成のソース・ドレイ
ン電極、ｋはチヤンネル部、及びｍはｋの保護膜
である。
明するプロセス要部の断面図、第２図は本発明の
薄膜トランジスタ形成プロセス要部手段を示す断
面図である。 図中、ａはガラス基板、ｂはゲート電極、ｃは
窒化シリコン層（SiN：Ｈ）、ｄは真性アモルフ
アスシリコン（ａ−Si）層、ｅは酸化シリコン層
（SiO2）、ｆはレジスト膜、ｇとｌはn+a−Si層、
ｈはニツケルクローム（NiCr）組成のソース・
ドレイン電極、ｉはITO膜組成のソース・ドレイ
ン電極、ｋはチヤンネル部、及びｍはｋの保護膜
である。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極が形成されたガラス基板上に、ゲ
ート絶縁膜、アモルフアスシリコン層、n+アモ
ルフアスシリコン層を同一の真空中で連続積層
し、その後該n+アモルフアスシリコン層上に透
明導電膜を形成する工程と、 該透明導電膜上に形成されたネガレジストを前
記ゲート電極をマスクとして前記ガラス基板の背
面から露光し現像してレジストパターンを形成す
る工程と、 前記透明導電膜及び前記n+アモルフアスシリ
コン層をエツチング分離してソース並びにドレイ
ン電極を形成し、その後前記レジストパターンを
除去する工程と、を有することを特徴とする薄膜
トランジスタの製造方法。 ２ 前記透明導電膜及び前記n+アモルフアスシ
リコン層からなる前記ソース電極と前記ドレイン
電極との間のエツチング分離部分の表面に、リス
トオフ法によりチヤンネルの保護膜を形成するこ
とを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025381A JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025381A JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170260A JPS60170260A (ja) | 1985-09-03 |
| JPH0464181B2 true JPH0464181B2 (ja) | 1992-10-14 |
Family
ID=12164277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025381A Granted JPS60170260A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170260A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139069A (ja) * | 1984-12-10 | 1986-06-26 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS62140467A (ja) * | 1985-12-13 | 1987-06-24 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1984
- 1984-02-14 JP JP59025381A patent/JPS60170260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170260A (ja) | 1985-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2776083B2 (ja) | 液晶表示装置およびその製造方法 | |
| US4778773A (en) | Method of manufacturing a thin film transistor | |
| EP0304657B1 (en) | Active matrix cell and method of manufacturing the same | |
| JP2656495B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS62124775A (ja) | 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ | |
| JP4296234B2 (ja) | 薄膜トランジスターの製造方法 | |
| US5173753A (en) | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance | |
| JPH0680685B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JPH0464181B2 (ja) | ||
| JP2659976B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JPH0612780B2 (ja) | 薄膜トランジスタアレイの製造法 | |
| JPH05206464A (ja) | 薄膜半導体装置およびその製造方法 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2504092B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS628569A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0562996A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62124530A (ja) | 液晶表示素子 | |
| JPH05251701A (ja) | 薄膜トランジスタの形成方法 | |
| JPH02196470A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0666333B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2841572B2 (ja) | 薄膜トランジスタ・マトリックスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |