JP2504092B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、微細化に適した薄膜トランジスタの製造方
法に関する。
法に関する。
アクティブマトリクス駆動方式により駆動され、画像
等を表示するアクティブマトリクスディスプレイには、
スイッチング素子を複数配列したマトリクスパネルが組
み込まれている。このスイッチング素子として、薄膜ト
ランジスタ（TFT:Thin Film Transistor）は、ガラス基
板等の大面積の透明な絶縁性基板上に形成できるため、
現在主に用いられている。このTFT（薄膜トランジスタ
を、以後TFTと記す）には、スタガー型、逆スタガー
型、コプラナ型、逆コプラナ型の４種の基本構造がある
が、半導体膜にアモルファスシリコン（a-Si）を用いる
a-SiTFTでは、電気的に重要な半導体膜とゲート絶縁膜
の間の界面を一度も空気に触れさせることなく連続的に
形成できるためスタガー型が一般的であり、特に金属で
ある電極と半導体との良好な接触（オーミック接触）を
とるために逆スタガー型が多く用いられている。
等を表示するアクティブマトリクスディスプレイには、
スイッチング素子を複数配列したマトリクスパネルが組
み込まれている。このスイッチング素子として、薄膜ト
ランジスタ（TFT:Thin Film Transistor）は、ガラス基
板等の大面積の透明な絶縁性基板上に形成できるため、
現在主に用いられている。このTFT（薄膜トランジスタ
を、以後TFTと記す）には、スタガー型、逆スタガー
型、コプラナ型、逆コプラナ型の４種の基本構造がある
が、半導体膜にアモルファスシリコン（a-Si）を用いる
a-SiTFTでは、電気的に重要な半導体膜とゲート絶縁膜
の間の界面を一度も空気に触れさせることなく連続的に
形成できるためスタガー型が一般的であり、特に金属で
ある電極と半導体との良好な接触（オーミック接触）を
とるために逆スタガー型が多く用いられている。
第４図は、従来の逆スタガー型のTFTの断面図であ
る。同図において、ガラス基板等の絶縁性基板１上にゲ
ート電極２が形成され、そのゲート電極２を被覆して形
成されたゲート絶縁膜３上に、アモルファスシリコンか
らなる半導体膜４が形成されている。そして、ゲート電
極２の上方の半導体膜４のチャネル領域4aを除く半導体
膜４の両側にはオーミックコンタクト用のコンタクト層
５を介してドレイン電極６、ソース電極７がそれぞれ形
成されている。
る。同図において、ガラス基板等の絶縁性基板１上にゲ
ート電極２が形成され、そのゲート電極２を被覆して形
成されたゲート絶縁膜３上に、アモルファスシリコンか
らなる半導体膜４が形成されている。そして、ゲート電
極２の上方の半導体膜４のチャネル領域4aを除く半導体
膜４の両側にはオーミックコンタクト用のコンタクト層
５を介してドレイン電極６、ソース電極７がそれぞれ形
成されている。
上記構成のTFTを製造する場合、まずスパッタ法、蒸
着法等により絶縁性基板１上にクロム（Cr）、モリブデ
ン（Mo）等の金属を堆積した後、フォトリソグラフィ法
により前記金属をパターニングしてゲート電極２を形成
する。そして、そのゲート電極２が形成された絶縁性基
板１上にプラズマCVD法等によりゲート絶縁膜３、半導
体膜４、コンタクト層５となるn+アモルファスシリコ
ン、ドレイン電極６及びソース電極７となる金属膜を連
続して積層形成した後、フォトリソグラフィ法により半
導体膜４のチャネル領域4a上の前記n+アモルファスシリ
コン、前記金属膜をエッチングしてコンタクト層５、ド
レイン電極６、ソース電極７を形成する。
着法等により絶縁性基板１上にクロム（Cr）、モリブデ
ン（Mo）等の金属を堆積した後、フォトリソグラフィ法
により前記金属をパターニングしてゲート電極２を形成
する。そして、そのゲート電極２が形成された絶縁性基
板１上にプラズマCVD法等によりゲート絶縁膜３、半導
体膜４、コンタクト層５となるn+アモルファスシリコ
ン、ドレイン電極６及びソース電極７となる金属膜を連
続して積層形成した後、フォトリソグラフィ法により半
導体膜４のチャネル領域4a上の前記n+アモルファスシリ
コン、前記金属膜をエッチングしてコンタクト層５、ド
レイン電極６、ソース電極７を形成する。
上述した構造のTFTは、絶縁性基板１とゲート電極２
の間に段差が生じ、その段差上にゲート絶縁膜３、半導
体膜４、コンタクト層５、ドレイン電極６、ソース電極
７が形成されるので、段差部の所のゲート絶縁膜３の厚
さが薄くなったり、ドレイン電極６、ソース電極７が断
線したりする可能性が高い。
の間に段差が生じ、その段差上にゲート絶縁膜３、半導
体膜４、コンタクト層５、ドレイン電極６、ソース電極
７が形成されるので、段差部の所のゲート絶縁膜３の厚
さが薄くなったり、ドレイン電極６、ソース電極７が断
線したりする可能性が高い。
このTFTを用いてTFTマトリクスパネルを形成する場
合、ゲートライン（走査線）の配線抵抗を小さくするた
めにゲート電極２の膜厚を厚くする必要があり、その場
合ゲート電極２の端部での段差はさらに急峻となる。従
って、ゲート絶縁膜３、ドレイン電極６及びソース電極
７のステップカバレージが悪くなり、ゲート電極２とド
レイン電極６間あるいはゲート電極２とソース電極７間
でリーク電流が流れたり、ドレイン電極６、ソース電極
７が断線してしまう確率が高くなり製造歩留りは極端に
低下する。特に、微細化を行う場合にはゲート電極２の
配線幅を小さくする必要があるため、ゲート電極２の厚
みを2000Åあるいはそれ以上にする必要かあり、製造歩
留りはさらに低下するので、微細化は実現不可能とな
る。
合、ゲートライン（走査線）の配線抵抗を小さくするた
めにゲート電極２の膜厚を厚くする必要があり、その場
合ゲート電極２の端部での段差はさらに急峻となる。従
って、ゲート絶縁膜３、ドレイン電極６及びソース電極
７のステップカバレージが悪くなり、ゲート電極２とド
レイン電極６間あるいはゲート電極２とソース電極７間
でリーク電流が流れたり、ドレイン電極６、ソース電極
７が断線してしまう確率が高くなり製造歩留りは極端に
低下する。特に、微細化を行う場合にはゲート電極２の
配線幅を小さくする必要があるため、ゲート電極２の厚
みを2000Åあるいはそれ以上にする必要かあり、製造歩
留りはさらに低下するので、微細化は実現不可能とな
る。
このため、本件出願人は製造歩留りを向上させると共
に、微細化を可能にするために第５図に示す構造のTFT
を出願した。
に、微細化を可能にするために第５図に示す構造のTFT
を出願した。
このTFTはゲート電極２と半導体４の間にSOG（Spin O
n Giass）膜８及び窒化膜等の絶縁膜３を挟んだ構造と
なっており、ゲート電極２と絶縁性基板１の間にできる
段差をSOG膜８により平坦化させて、そのSOG膜８上に絶
縁膜３、半導体膜４、コンタクト層５、ドレイン電極６
及びソース電極７を形成している。SOG膜８はスピンコ
ート法を用いてゲート電極２上は薄く、絶縁性基板１上
は厚く形成できるためSOG膜８の表面は段差を小さくし
て平坦化ができる。
n Giass）膜８及び窒化膜等の絶縁膜３を挟んだ構造と
なっており、ゲート電極２と絶縁性基板１の間にできる
段差をSOG膜８により平坦化させて、そのSOG膜８上に絶
縁膜３、半導体膜４、コンタクト層５、ドレイン電極６
及びソース電極７を形成している。SOG膜８はスピンコ
ート法を用いてゲート電極２上は薄く、絶縁性基板１上
は厚く形成できるためSOG膜８の表面は段差を小さくし
て平坦化ができる。
従って、ドレイン電極６、ソース電極７の断線を防止
でき製造歩留りを向上させることができる。また、SOG
膜８による平坦化はゲート電極２の厚みにかかわらず可
能なので、微細化によりゲート電極２の幅を小さくし
て、厚みを大きくしても製造歩留りを高くすることがで
きる。
でき製造歩留りを向上させることができる。また、SOG
膜８による平坦化はゲート電極２の厚みにかかわらず可
能なので、微細化によりゲート電極２の幅を小さくし
て、厚みを大きくしても製造歩留りを高くすることがで
きる。
しかしながら、SOG膜８の膜質は不安定なため、トラ
ンジスタの電気的特性が不安定になるという問題があっ
た。また、クラックが生じやすく基板のソリ等が発生し
やすいという問題もあった。
ンジスタの電気的特性が不安定になるという問題があっ
た。また、クラックが生じやすく基板のソリ等が発生し
やすいという問題もあった。
本発明は上記従来の問題点を解決するために、電気的
特性が良いと共に製造歩留りが高く、しかも微細化が可
能な薄膜トランジスタの製造方法を提供することを目的
とする。
特性が良いと共に製造歩留りが高く、しかも微細化が可
能な薄膜トランジスタの製造方法を提供することを目的
とする。
本発明は、上記目的を達成するために、絶縁性基板上
の所定の部分以外の部分に前記絶縁性基板との密着性が
高い金属膜とフォトレジストの２層膜からなるマスクを
形成し、前記絶縁性基板の所定の部分をエッチングして
凹部を設ける工程と、前記凹部に導電膜を埋め込む工程
と、前記絶縁性基板上に少なくともゲート絶縁膜、半導
体膜、前記導電膜以外の電極を形成する工程とを備えた
ことを特徴とするものである。
の所定の部分以外の部分に前記絶縁性基板との密着性が
高い金属膜とフォトレジストの２層膜からなるマスクを
形成し、前記絶縁性基板の所定の部分をエッチングして
凹部を設ける工程と、前記凹部に導電膜を埋め込む工程
と、前記絶縁性基板上に少なくともゲート絶縁膜、半導
体膜、前記導電膜以外の電極を形成する工程とを備えた
ことを特徴とするものである。
以下、本発明の実施例を図面を参照しながら説明す
る。
る。
先ず、電極が絶縁性基板に埋め込まれたTFTの構造及
びその一般的な製造方法について説明する。第１図は、
TFTの断面図であり、同図において、絶縁性基板11には
凹部22が設けられており、その凹部22内にゲート電極12
が埋め込まれている。ゲート電極12が埋め込まれて平坦
となった絶縁性基板11上の全面には透明なゲート絶縁膜
13が設けられており、更にそのゲート絶縁膜13上の全面
に半導体膜14が設けられている。そして、ゲート電極11
の中央部上方に位置する部分を除いて、半導体膜14上に
オーミックコンタクト用のコンタクト層15が設けられて
おり、半導体膜14の両側に設けられたコンタクト層15上
には、ドレイン電極16及びソース電極17が対向して設け
られている。
びその一般的な製造方法について説明する。第１図は、
TFTの断面図であり、同図において、絶縁性基板11には
凹部22が設けられており、その凹部22内にゲート電極12
が埋め込まれている。ゲート電極12が埋め込まれて平坦
となった絶縁性基板11上の全面には透明なゲート絶縁膜
13が設けられており、更にそのゲート絶縁膜13上の全面
に半導体膜14が設けられている。そして、ゲート電極11
の中央部上方に位置する部分を除いて、半導体膜14上に
オーミックコンタクト用のコンタクト層15が設けられて
おり、半導体膜14の両側に設けられたコンタクト層15上
には、ドレイン電極16及びソース電極17が対向して設け
られている。
このように、絶縁性基板11の凹部22にゲート電極12を
設けたため、ゲート電極12の形成により段差は生じるこ
となく、ドレイン電極16、ソース電極17を平坦に形成で
きる。このため、製造歩留りは高い。
設けたため、ゲート電極12の形成により段差は生じるこ
となく、ドレイン電極16、ソース電極17を平坦に形成で
きる。このため、製造歩留りは高い。
また、ゲート絶縁膜13には電気的特性の良いプラズマ
CVD法で形成される窒化シリコン（SiN）の一層のみを用
いることができ、トランジスタの電気的特性がSOG膜に
より平坦化した場合よりも安定する。また、SOG膜によ
る平坦化よりも低いコストで平坦化できる。
CVD法で形成される窒化シリコン（SiN）の一層のみを用
いることができ、トランジスタの電気的特性がSOG膜に
より平坦化した場合よりも安定する。また、SOG膜によ
る平坦化よりも低いコストで平坦化できる。
以上のように構成されたTFTの製造方法を、第２図
（ａ）乃至（ｅ）を参照して説明する。
（ａ）乃至（ｅ）を参照して説明する。
まず、同図（ａ）に示すように、絶縁性基板11上の全
面にフォトレジストを塗布した後、マスクを用いて露光
し、露光後有機溶剤の現像液で現像しフォトレジスト21
によるパターンを形成する。次に、現像により絶縁性基
板11上に所望のパターン形状に残存したフォトレジスト
21を例えばドライN2中で150℃〜300℃の温度で乾燥硬化
させる。
面にフォトレジストを塗布した後、マスクを用いて露光
し、露光後有機溶剤の現像液で現像しフォトレジスト21
によるパターンを形成する。次に、現像により絶縁性基
板11上に所望のパターン形状に残存したフォトレジスト
21を例えばドライN2中で150℃〜300℃の温度で乾燥硬化
させる。
次に、同図（ｂ）に示すように、CF4等のフロン系ガ
スをエッチング用ガスに用いたリアクティブ・イオン・
エッチング（RIE）により絶縁性基板11をエッチングし
凹部22を設ける。リアクティブ・イオン・エッチング
は、例えば圧力は0.1Torr以下、RFパワーが2.0W/cm2以
上の条件で行う。リアクティブ・イオン・エッチングは
エッチングの異方性が大きいので凹部２の側面を垂直に
形成することができる。
スをエッチング用ガスに用いたリアクティブ・イオン・
エッチング（RIE）により絶縁性基板11をエッチングし
凹部22を設ける。リアクティブ・イオン・エッチング
は、例えば圧力は0.1Torr以下、RFパワーが2.0W/cm2以
上の条件で行う。リアクティブ・イオン・エッチングは
エッチングの異方性が大きいので凹部２の側面を垂直に
形成することができる。
続けて、同図（ｃ）に示すように蒸着法、スパッタ法
等によりクロム（Cr）、モリブデン（Mo）等の金属膜23
をフォトレジスト21上及び絶縁性基板11の凹部22内に堆
積させる。この時、堆積させる金属膜23の膜厚は凹部22
の深さｄに等しくなるようにする。
等によりクロム（Cr）、モリブデン（Mo）等の金属膜23
をフォトレジスト21上及び絶縁性基板11の凹部22内に堆
積させる。この時、堆積させる金属膜23の膜厚は凹部22
の深さｄに等しくなるようにする。
次に、同図（ｄ）に示すようにリフトオフ法により剥
離液を用いてフォトレジスト21とフォトレジスト21上に
堆積された金属膜23を剥離させる。この結果、絶縁性基
板11の凹部22に堆積された金属膜23（ゲート電極12）の
みが残される。
離液を用いてフォトレジスト21とフォトレジスト21上に
堆積された金属膜23を剥離させる。この結果、絶縁性基
板11の凹部22に堆積された金属膜23（ゲート電極12）の
みが残される。
以上のようにして、ゲート電極12が形成されて平坦と
なった絶縁性基板11上に、第２図（ｅ）に示すようにプ
ラズマCVD法により窒化シリコン（SiN）等のゲート絶縁
膜12、真性アモルファスシリコン（i-Si）等の半導体膜
13、n+アモルファスシリコン24を連続的に堆積した後、
さらに蒸着法、スパッタ法等によりアルミニウム（Al）
等の金属膜25を堆積させる。
なった絶縁性基板11上に、第２図（ｅ）に示すようにプ
ラズマCVD法により窒化シリコン（SiN）等のゲート絶縁
膜12、真性アモルファスシリコン（i-Si）等の半導体膜
13、n+アモルファスシリコン24を連続的に堆積した後、
さらに蒸着法、スパッタ法等によりアルミニウム（Al）
等の金属膜25を堆積させる。
そして、第１図に示すようにフォトリソグラフィ法に
より、n+アモルファスシリコン24及び金属膜25をパター
ニングし、コンタクト層15、ドレイン電極16及びソース
電極17を形成する。
より、n+アモルファスシリコン24及び金属膜25をパター
ニングし、コンタクト層15、ドレイン電極16及びソース
電極17を形成する。
次に、本発明の製造方法の一実施例を説明する。
第３図（ａ）〜（ｄ）は、絶縁性基板11のエッチング
用マスクとしてクロム（Cr）とフォトレジストの２層か
らなるマスクを用いる製造方法の工程図である。
用マスクとしてクロム（Cr）とフォトレジストの２層か
らなるマスクを用いる製造方法の工程図である。
まず、同図（ａ）に示すように絶縁性基板11上に蒸着
法、スパッタ法等によりクロム（Cr）31を堆積させ、更
に前述した第２図（ａ）の工程と同様の方法により、フ
ォトレジストの塗布・露光・現像等によりパターニング
を行いフォトレジスト32を形成する。
法、スパッタ法等によりクロム（Cr）31を堆積させ、更
に前述した第２図（ａ）の工程と同様の方法により、フ
ォトレジストの塗布・露光・現像等によりパターニング
を行いフォトレジスト32を形成する。
次に、同図（ｂ）に示すようにフォトレジスト32をマ
スクとしてクロム（Cr）31をエッチングする。
スクとしてクロム（Cr）31をエッチングする。
続けて、同図（ｃ）に示すようにクロム（Cr）31とフ
ォトレジスト32の２層をマスクとして、絶縁性基板11を
エッチングして凹部33を形成する。
ォトレジスト32の２層をマスクとして、絶縁性基板11を
エッチングして凹部33を形成する。
更に同図（ｄ）に示すように蒸着法、スパッタ法等に
より、ゲート電極となる金属膜34をクロム（Cr）31とフ
ォトレジスト32の２層が積層されている絶縁性基板11上
の全面に凹部33内が全て埋められるまで堆積させる。
より、ゲート電極となる金属膜34をクロム（Cr）31とフ
ォトレジスト32の２層が積層されている絶縁性基板11上
の全面に凹部33内が全て埋められるまで堆積させる。
そして、同図（ｅ）に示すようにリフトオフ法により
剥離液を用いてフォトレジスト32及びフォトレジスト32
上の金属膜34を剥離させる。さらにクロム（Cr）31を全
面エッチングして、絶縁性基板11上を平坦化する。
剥離液を用いてフォトレジスト32及びフォトレジスト32
上の金属膜34を剥離させる。さらにクロム（Cr）31を全
面エッチングして、絶縁性基板11上を平坦化する。
以後、第２図に示した工程と同様の工程を行い第１図
に示すTFTが完成する。
に示すTFTが完成する。
尚、上記ゲート電極12には、クロム（Cr）と選択的に
エッチング可能な金属であればどのような金属を用いて
もよい。
エッチング可能な金属であればどのような金属を用いて
もよい。
また、ゲート電極にクロム（Cr）を用いた場合には、
絶縁性基板11上に形成するマスク用の金属としてクロム
（Cr）と選択エッチング可能な金属を用いる。
絶縁性基板11上に形成するマスク用の金属としてクロム
（Cr）と選択エッチング可能な金属を用いる。
この実施例の場合、クロム（Cr）31等の金属膜をマス
クに用いているため、前述した第２図の製造方法のよう
にフォトレジスト21のみをマスクに用いている場合より
もエッチング精度が向上する。特に絶縁性基板11にガラ
ス基板を用い且つ金属膜としてクロム（Cr）を用いた場
合、クロム（Cr）はガラス基板との密着性が良いため、
エッチング精度が極めて良い。
クに用いているため、前述した第２図の製造方法のよう
にフォトレジスト21のみをマスクに用いている場合より
もエッチング精度が向上する。特に絶縁性基板11にガラ
ス基板を用い且つ金属膜としてクロム（Cr）を用いた場
合、クロム（Cr）はガラス基板との密着性が良いため、
エッチング精度が極めて良い。
尚、本実施例では逆スタガー型の例を示したが、本発
明は逆スタガー型に限定されることなく、スタガー型、
コプラナ型、逆コプラナ型にも適用できる。
明は逆スタガー型に限定されることなく、スタガー型、
コプラナ型、逆コプラナ型にも適用できる。
以上説明したように本発明によれば、絶縁性基板上の
所定の部分以外の部分に絶縁性基板との密着性が高い金
属膜とフォトレジストの２層膜からなるマスクを形成し
てエッチングすることにより凹部を設けたので、前記絶
縁性基板のエッチング精度が向上し、微細な加工が可能
になる。そして、絶縁性基板上に設ける電極は、絶縁性
基板に設けた凹部に埋め込んで形成するので、ゲート絶
縁膜、半導体膜、他の電極は平坦に形成することがで
き、ドレイン電極、ソース電極等の断線を防止でき製造
歩留りが向上する。また、電極の厚みがかなり厚くなっ
ても平坦化できるので、電極の幅を狭くしても電極の厚
みを大きくとることにより配線抵抗を小さくすることが
でき、微細化が可能となる。
所定の部分以外の部分に絶縁性基板との密着性が高い金
属膜とフォトレジストの２層膜からなるマスクを形成し
てエッチングすることにより凹部を設けたので、前記絶
縁性基板のエッチング精度が向上し、微細な加工が可能
になる。そして、絶縁性基板上に設ける電極は、絶縁性
基板に設けた凹部に埋め込んで形成するので、ゲート絶
縁膜、半導体膜、他の電極は平坦に形成することがで
き、ドレイン電極、ソース電極等の断線を防止でき製造
歩留りが向上する。また、電極の厚みがかなり厚くなっ
ても平坦化できるので、電極の幅を狭くしても電極の厚
みを大きくとることにより配線抵抗を小さくすることが
でき、微細化が可能となる。
第１図は電極が絶縁性基板に埋め込まれたTFTの構造を
示す図、 第２図（ａ）〜（ｅ）は第１図に示したTFTの一般的な
製造方法を示す工程図、 第３図（ａ）〜（ｅ）は本発明に係る製造方法の一実施
例を示す工程図、 第４図は従来の逆スタガー型の薄膜トランジスタの構成
を示す図、 第５図は従来のSOG膜により平坦化を行った逆スタガー
型の薄膜トランジスタの構成を示す図である。 11……絶縁性基板、12……ゲート電極、13……ゲート絶
縁膜、14……半導体膜、16……ドレイン電極、17……ソ
ース電極．
示す図、 第２図（ａ）〜（ｅ）は第１図に示したTFTの一般的な
製造方法を示す工程図、 第３図（ａ）〜（ｅ）は本発明に係る製造方法の一実施
例を示す工程図、 第４図は従来の逆スタガー型の薄膜トランジスタの構成
を示す図、 第５図は従来のSOG膜により平坦化を行った逆スタガー
型の薄膜トランジスタの構成を示す図である。 11……絶縁性基板、12……ゲート電極、13……ゲート絶
縁膜、14……半導体膜、16……ドレイン電極、17……ソ
ース電極．
Claims (3)
- 【請求項１】絶縁性基板上の所定の部分以外の部分に前
記絶縁性基板との密着性が高い金属膜とフォトレジスト
の２層膜からなるマスクを形成し、前記絶縁性基板の所
定の部分をエッチングして凹部を設ける工程と、 前記凹部に導電膜を埋め込む工程と、 前記絶縁性基板上に少なくともゲート絶縁膜、半導体
膜、前記導電膜以外の電極を形成する工程とを備えたこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】絶縁性基板はガラス基板からなり、この絶
縁性基板と密着性が高い金属膜はクロムであることを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
の製造方法。 - 【請求項３】絶縁性基板の凹部に埋め込まれる導電膜は
ゲート電極であることを特徴とする特許請求の範囲第１
項または第２項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328672A JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328672A JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170048A JPH01170048A (ja) | 1989-07-05 |
| JP2504092B2 true JP2504092B2 (ja) | 1996-06-05 |
Family
ID=18212873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328672A Expired - Lifetime JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504092B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103489922A (zh) * | 2013-09-30 | 2014-01-01 | 京东方科技集团股份有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
| KR100474388B1 (ko) * | 1997-09-02 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터구조및그제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104170A (ja) * | 1982-12-06 | 1984-06-15 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS61255068A (ja) * | 1985-05-07 | 1986-11-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1987
- 1987-12-25 JP JP62328672A patent/JP2504092B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103489922A (zh) * | 2013-09-30 | 2014-01-01 | 京东方科技集团股份有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置 |
| CN103489922B (zh) * | 2013-09-30 | 2017-01-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170048A (ja) | 1989-07-05 |
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