KR100529569B1 - 액정 표시 장치용 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
액정 표시 장치용 박막 트랜지스터의 활성층인 비정질 규소층을 형성한 후, 비정질 규소층의 상부에 유기 절연막으로 패턴을 형성한다. 유기 절연막 패턴은 언더컷(undercut)되도록 형성하여 유기 절연막 패턴 위에 도핑된 비정질 규소와 금속을 차례로 증착한다. 이렇게 하면, 도핑된 비정질 규소와 금속을 증착하고 난 후에도 유기 절연막 패턴의 측면이 드러난다. 다음 금속층과 도핑된 비정질 규소층을 패터닝하여 저항 접촉층과 소스/드레인 전극을 형성하고, 유기 절연막 패턴을 제거한다. 이렇게 하면, 공정이 증가되지 않으면서도 유기 절연막 패턴으로 반도체층을 보호할 수 있어 박막 트랜지스터의 특성을 향상시킬 수 있다.
Description
본 발명은 액정 표시 장치의 박막 트랜지스터의 제조 방법에 관한 것이다.
액정 표시 장치의 박막 트랜지스터의 구조는 크게 두 가지로 나눌 수 있는데, 박막 트랜지스터의 활성층으로 사용되는 비정질 규소층을 보호하기 위한 식각 차단층(etch stopper)을 형성하는 에치스토퍼형 구조와 비정질 규소층과 도핑된 비정질 규소층을 연속 증착하고 도핑된 비정질 규소층을 따로 식각하는 에치백형 구조가 그것이다. 이 두 가지 구조는 각각 장단점을 가지고 있다. 에치스토퍼형 박막 트랜지스터의 경우 박막 트랜지스터가 구동될 때 전자가 이동하는 비정질 규소층을 식각 차단층으로 보호하여 박막 트랜지스터의 특성이 좋은 반면, 마스크 수가 증가하여 공정이 복잡해지고 이에 수반되는 공정 불량으로 수율이 낮다는 문제점이 있다. 생산성 측면에서 본다면 적은 수의 마스크를 사용하는 에치백형이 효과적이고 수율도 높지만, 박막 트랜지스터의 채널 역할을 하는 비정질 규소층을 식각에 대비하여 두껍게 형성하기 때문에 박막 트랜지스터의 특성이 나빠진다는 단점이 있다.
도 1은 일반적인 에치백형의 박막 트랜지스터를 나타낸 단면도이다.
도 1에 나타난 바와 같이, 투명한 절연 기판(10) 위에 게이트 전극(1)이 형성되어 있고, 그 위에 게이트 절연막(2)이 형성되어 있다. 게이트 전극(1) 상부의 게이트 절연막(2) 위에는 박막 트랜지스터의 채널 역할을 하는 비정질 규소층(3)이 형성되어 있다. 비정질 규소층(3)의 위에는 게이트 전극(1)을 중심으로 양쪽으로 저항 접촉층인 도핑된 비정질 규소층(41, 42)이 형성되어 있고 그 위에는 소스 전극(51)과 드레인 전극(52)이 각각 형성되어 있다.
도 1에 나타난 바와 같은 박막 트랜지스터를 제조하기 위해서는, 먼저 투명 기판(10) 위에 금속을 증착하고 패터닝하여 게이트 전극(1)을 형성한다. 다음, 게이트 전극(1)이 형성된 기판 위에 게이트 절연막(2)으로 사용될 질화 규소막, 박막 트랜지스터의 반도체층(3)으로 사용되는 비정질 규소층, 저항 접촉층(41, 42)으로 사용될 도핑된 비정질 규소층을 차례로 증착한다. 다음 반도체층의 패턴이 형성되어 있는 마스크를 사용하여 도핑된 비정질 규소층과 비정질 규소층을 차례로 식각한다. 그 위에 금속을 증착하고 소스/드레인 전극의 패턴이 형성되어 있는 마스크를 이용하여 패터닝하여 도핑된 비정질 규소층 위에 소스 전극(51)과 드레인 전극(52)을 형성하고, 소스 전극(51) 및 드레인 전극(52)을 마스크로 하여 도핑된 비정질 규소층을 식각한다. 이렇게 하면 에치백형 박막 트랜지스터가 완성된다.
이와 같이 에치백형의 박막 트랜지스터를 형성하는 경우 도핑된 비정질 규소층을 건식 식각하는 과정에서 박막 트랜지스터의 채널 역할을 하는 비정질 규소층이 일부 식각되기 때문에 비정질 규소층을 두껍게 형성해야 하고, 이렇게 비정질 규소층을 두껍게 형성할 경우 오프 상태의 전류가 증가하고, 전자 이동도가 낮아지는 문제점이 있다.
본 발명의 과제는 공정의 증가를 가져오지 않고 에치백형 박막 트랜지스터의 특성을 향상시키는 것이다.
이와 같은 과제를 해결하기 위하여 본 발명에서는 박막 트랜지스터의 채널을 형성하는 반도체층 위에 유기 절연막으로 패턴을 형성한 후 유기 절연막 패턴 위에 도핑된 비정질 규소와 금속을 차례로 증착하고 패터닝하여 저항 접촉층과 소스/드레인 전극을 형성하고, 유기 절연막 패턴을 제거한다.
이 때 형성되는 유기 절연막 패턴은 그 단면의 윗변이 아랫변보다 긴 사다리꼴이 되도록 언더컷하는 것이 좋으며, 유기 절연막 패턴의 두께는 3,000 - 10,000 Å 정도가 바람직하다.
이제 본 발명의 바람직한 실시예에 대하여 첨부한 도면을 참조로 하여 상세히 설명한다.
도 2 내지 도 6은 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 것이다.
먼저, 도 2에 나타난 바와 같이, 유리 등의 투명한 절연 기판(100) 위에 알루미늄 합금 등의 금속을 증착하고 패터닝하여 게이트 전극(10)을 형성한다. 이 때 게이트 전극(10)의 가장자리는 도 2에 나타난 것처럼 완만하게 경사진 모양으로 형성되는 것이 좋으며 두께는 4,000Å이 넘지 않도록 한다.
다음, 도 3에 나타난 바와 같이, 게이트 절연막인 질화 규소막(20)과 비정질 규소층(30)을 증착한다. 이 때 비정질 규소층(30)의 두께는 300Å 이하로 하여 충분한 박막 트랜지스터 특성을 확보할 수 있도록 한다. 그리고 사진 식각 공정을 통하여 박막 트랜지스터의 반도체층(31) 패턴을 형성한다.
그 위에 3,000 - 10,000 Å 정도 두께로 유기 절연막을 코팅한 후 패터닝하여 반도체층의 상부를 제외한 나머지 부분의 유기 절연막을 제거한다. 유기 절연막의 두께가 너무 얇을 경우 유기 절연막 위에 증착되는 도핑된 비정질 규소층과 금속층이 분리되지 않아 비정질 규소층 위의 유기 절연막 패턴을 제거하기가 힘들게 되고, 너무 두꺼운 경우는 분리는 쉽게 되지만 유기 절연막의 가장자리에도 도핑된 비정질 규소층이나 금속층의 증착이 이루어져 패턴이 불균일해질 우려가 있다. 이 때 반도체층 위에 형성되는 유기 절연막의 패턴(60)은 도 4에 나타난 것처럼 그 단면이 아랫변이 윗변보다 짧은 사다리꼴이 되도록 언더컷(undercut) 상태로 만든다. 이렇게 하기 위해서는 유기 절연막을 패터닝하는 공정에서 현상 시간을 충분히 길게 하고 현상액에 기판을 담근 상태(dip mode)로 현상하면 된다. 언더컷되는 각도는 패턴의 역경사각이 50 - 70도, 즉 패턴의 단면을 보았을 때 사다리꼴 모양의 패턴의 윗변과 좌우변이 이루는 각도가 50 - 70도가 되는 것이 바람직하다.
유기 절연막 패턴이 형성된 기판 위에 도 5에 나타난 바와 같이, 도핑된 비정질 규소층(40)과 소스/드레인 전극으로 사용될 금속층(50)을 차례로 증착한다. 그러면, 유기 절연막 패턴(60)이 형성되어 있는 부분은 유기 절연막(60) 위에 도핑된 비정질 규소층(41)과 금속층(51)이 형성되고, 유기 절연막 패턴(60)의 가장자리 부분은 패턴이 언더컷되어 있는 상태이기 때문에, 도 5에 나타난 바와 같이, 도핑된 비정질 규소와 금속을 증착한 후에도 유기 절연막 패턴(60)의 측면이 드러나 유기 절연막 패턴(60)위의 도핑된 비정질 규소층(41)과 금속층(51)은 나머지 부분의 도핑된 비정질 규소층(40)과 금속층(50)과 분리된다.
다음, 도 6에 나타난 바와 같이 소스/드레인 전극 패턴을 이용하여 금속층(50)과 도핑된 비정질 규소층(40)을 차례로 식각하여 소스/드레인 전극(510, 520)과 그 아래의 저항 접촉층(410, 420)을 형성한다. 이렇게 하면 소스/드레인 전극(510, 520) 하부에 도핑된 비정질 규소층(410, 420)이 존재하게 되어 소스/드레인 전극(510, 520)의 단선에 대한 구제 구조가 형성되고 소스/드레인 전극(510, 520) 패턴의 스텝 커버리지도 향상되게 된다.
마지막으로, 유기 절연막 패턴(60)을 스트립(strip) 용액으로 제거한다. 그러면, 유기 절연막(60)의 상부에 남아 있던 도핑된 비정질 규소층(41)과 금속층(51)도 동시에 제거되고 박막 트랜지스터가 완성된다.
본 발명의 실시예에서와 같이, 박막 트랜지스터의 반도체층 위에 유기 절연막으로 패턴을 형성한 후 저항 접촉층과 소스/드레인 전극을 형성함으로써 공정이 추가되지 않으면서도 특성이 우수한 박막 트랜지스터를 얻을 수 있다.
도 1은 종래 기술에 따른 에치백형 박막 트랜지스터의 구조를 나타낸 단면도이고,
도 2 내지 도 6은 본 발명의 실시예에 따른 에치백형 박막 트랜지스터의 제조 방법을 나타낸 단면도이다.
Claims (5)
- 기판 위에 게이트 전극을 형성하는 단계,상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 비정질 규소층을 형성하는 단계,상기 비정질 규소층 위에 유기 절연막 패턴을 형성하는 단계,도핑된 비정질 규소층과 금속층을 차례로 증착하는 단계,상기 금속층과 상기 도핑된 비정질 규소층을 차례로 식각하는 단계,상기 유기 절연막 패턴을 제거하는 단계를 포함하고,상기 유기 절연막 패턴은 그 단면이 아랫변이 위변보다 짧은 사다리꼴이 되도록 언더컷하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.
- 제1항에서,상기 도핑된 비정질 규소층과 금속층을 차례로 증착하는 단계에서 상기 유기 절연막 패턴의 측면이 노출되는 액정 표시 장치용 박막 트랜지스터의 제조 방법.
- 제1항에서,상기 유기 절연막 패턴의 단면의 윗변과 좌우변이 이루는 각은 50 - 70도인 액정 표시 장치용 박막 트랜지스터의 제조 방법.
- 제3항에서,상기 유기 절연막 패턴의 두께는 3,000 - 10,000 Å인 액정 표시 장치용 박막 트랜지스터의 제조 방법.
- 제4항에서,상기 비정질 규소층의 두께는 300 Å 이하인 액정 표시 장치용 박막 트랜지스터의 제조 방법.
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