JPH06267983A - 薄膜トランジスタ及びその製法 - Google Patents
薄膜トランジスタ及びその製法Info
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- JPH06267983A JPH06267983A JP5538193A JP5538193A JPH06267983A JP H06267983 A JPH06267983 A JP H06267983A JP 5538193 A JP5538193 A JP 5538193A JP 5538193 A JP5538193 A JP 5538193A JP H06267983 A JPH06267983 A JP H06267983A
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- thin film
- film transistor
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Abstract
(57)【要約】
【目的】アクティブマトリクス型液晶表示装置用とし
て、バックライト光が半導体膜に照射されることにより
生じるホトコン不良が抑えられ、かつ、ＴＦＴ製造の工
程数が増加しないＴＦＴのデバイス構造および、その製
法を提供すること。 【構成】基板１上に形成された半導体膜４／ゲート絶縁
膜３をホトレジスト６をマスクにして一括加工後、上記
ホトレジスト６をマスクにして塩素系ガス（ＢＣｌ3 と
Ｃｌ2 の混合ガス）５１を用いたドライエッチングによ
り半導体膜を主に加工し、加工後の半導体膜はゲート電
極より内側に配置される手法を有するＴＦＴの製法。
て、バックライト光が半導体膜に照射されることにより
生じるホトコン不良が抑えられ、かつ、ＴＦＴ製造の工
程数が増加しないＴＦＴのデバイス構造および、その製
法を提供すること。 【構成】基板１上に形成された半導体膜４／ゲート絶縁
膜３をホトレジスト６をマスクにして一括加工後、上記
ホトレジスト６をマスクにして塩素系ガス（ＢＣｌ3 と
Ｃｌ2 の混合ガス）５１を用いたドライエッチングによ
り半導体膜を主に加工し、加工後の半導体膜はゲート電
極より内側に配置される手法を有するＴＦＴの製法。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
法に係り、特にアクティブマトリクス液晶表示装置に用
いる薄膜トランジスタの製法の工程短縮に関するもので
ある。
法に係り、特にアクティブマトリクス液晶表示装置に用
いる薄膜トランジスタの製法の工程短縮に関するもので
ある。
【０００２】
【従来の技術】従来、薄膜トランジスタの製法において
は、製造工程数短縮を目的としたゲート絶縁膜／半導体
膜一括加工が用いられていた（例えば、特開昭61−7816
6 号公報）。図１１は従来のＴＦＴ（薄膜トランジス
タ）の断面構造を示したものであり、図中において、１
はガラス基板、２はゲート電極、３はゲート絶縁膜、４
は半導体膜（非晶質シリコン膜）、５はソース／ドレイ
ン電極である。図を見るとわかるように、ゲート絶縁膜
／半導体膜が一括加工されている。ここで、上記薄膜ト
ランジスタをアクティブマトリクス液晶表示装置に用い
た場合、バックライト光はゲート側から照射される場合
が多い。
は、製造工程数短縮を目的としたゲート絶縁膜／半導体
膜一括加工が用いられていた（例えば、特開昭61−7816
6 号公報）。図１１は従来のＴＦＴ（薄膜トランジス
タ）の断面構造を示したものであり、図中において、１
はガラス基板、２はゲート電極、３はゲート絶縁膜、４
は半導体膜（非晶質シリコン膜）、５はソース／ドレイ
ン電極である。図を見るとわかるように、ゲート絶縁膜
／半導体膜が一括加工されている。ここで、上記薄膜ト
ランジスタをアクティブマトリクス液晶表示装置に用い
た場合、バックライト光はゲート側から照射される場合
が多い。
【０００３】
【発明が解決しようとする課題】しかしながら、前記既
知のＴＦＴの断面構造においては、バックライト光がゲ
ート電極より露出した半導体膜（非晶質シリコン膜）に
照射することにより生じるホトコン不良（ＴＦＴのリー
クによる画質劣化）が発生しやすい。このようなホトコ
ン不良を回避するために、これまでは、日経エレクトロ
ニクス日経マイクロデバイス編『フラットパネル・ディ
スプレイ '９１』、ｐ.９３に記載されているようにゲ
ート電極より内側に半導体膜（非晶質シリコン膜）を加
工していた。しかしながら、上記対策ではホトマスク数
が１枚増えるため、ＴＦＴ製造の工程数が増加する。
知のＴＦＴの断面構造においては、バックライト光がゲ
ート電極より露出した半導体膜（非晶質シリコン膜）に
照射することにより生じるホトコン不良（ＴＦＴのリー
クによる画質劣化）が発生しやすい。このようなホトコ
ン不良を回避するために、これまでは、日経エレクトロ
ニクス日経マイクロデバイス編『フラットパネル・ディ
スプレイ '９１』、ｐ.９３に記載されているようにゲ
ート電極より内側に半導体膜（非晶質シリコン膜）を加
工していた。しかしながら、上記対策ではホトマスク数
が１枚増えるため、ＴＦＴ製造の工程数が増加する。
【０００４】本発明は、前述の問題点を除去するもので
あって、その目的は、バックライト光が半導体膜に照射
されることにより生じるホトコン不良が抑えられ、か
つ、ＴＦＴ製造の工程数が増加しないＴＦＴのデバイス
構造および、その製法を提供することにある。
あって、その目的は、バックライト光が半導体膜に照射
されることにより生じるホトコン不良が抑えられ、か
つ、ＴＦＴ製造の工程数が増加しないＴＦＴのデバイス
構造および、その製法を提供することにある。
【０００５】
【課題を解決するための手段】前記目的の達成のため
に、本発明は、基板上に形成された半導体膜／ゲート絶
縁膜をホトレジストをマスクにして一括加工後、上記ホ
トレジストをマスクにして塩素系ガスを用いたドライエ
ッチングにより半導体膜を主に加工し、加工後の薄膜ト
ランジスタの断面（平面）形状においては、半導体膜は
ゲート電極より内側に配置されることを特徴とする。そ
して、上記塩素系ガスとしては、塩素ガス（Ｃｌ2)、あ
るいは塩素と三塩化硼素(ＢＣｌ3）の混合ガスであるこ
とが好ましい。
に、本発明は、基板上に形成された半導体膜／ゲート絶
縁膜をホトレジストをマスクにして一括加工後、上記ホ
トレジストをマスクにして塩素系ガスを用いたドライエ
ッチングにより半導体膜を主に加工し、加工後の薄膜ト
ランジスタの断面（平面）形状においては、半導体膜は
ゲート電極より内側に配置されることを特徴とする。そ
して、上記塩素系ガスとしては、塩素ガス（Ｃｌ2)、あ
るいは塩素と三塩化硼素(ＢＣｌ3）の混合ガスであるこ
とが好ましい。
【０００６】本発明の別の目的は、上記薄膜トランジス
タを画素トランジスタとして備えたアクティブマトリク
ス型の液晶表示装置により達成される。
タを画素トランジスタとして備えたアクティブマトリク
ス型の液晶表示装置により達成される。
【０００７】
【作用】本発明の薄膜トランジスタの製法では、半導体
膜の加工（半導体膜をゲート電極より内側に残す）を追
加ドライエッチングにより達成し、ホトマスク枚数の増
加なしに行うのでＴＦＴ製造の工程数は増加しない。こ
こで、塩素系ガスによるドライエッチングにおいては、
半導体膜（例えば、非晶質シリコン膜，多結晶シリコン
膜）とゲート絶縁膜（例えば、シリコン酸化膜，窒化シ
リコン膜）との選択比は比較的高く、エッチング条件を
選べば、半導体膜のサイドエッチングが生じやすい等方
性エッチングが得られる。さらに、上記塩素系ガスとし
ては、塩素(Ｃｌ2）ガスが考えられ、特に三塩化硼素
（ＢＣｌ3）と塩素（Ｃｌ2）の混合ガスを用いると、三
塩化硼素(ＢＣｌ3）はホトレジストのエッチングを低減
する働きがある、言い換えれば、ホトレジストの耐エッ
チング性が向上するので、加工余裕が増大する。
膜の加工（半導体膜をゲート電極より内側に残す）を追
加ドライエッチングにより達成し、ホトマスク枚数の増
加なしに行うのでＴＦＴ製造の工程数は増加しない。こ
こで、塩素系ガスによるドライエッチングにおいては、
半導体膜（例えば、非晶質シリコン膜，多結晶シリコン
膜）とゲート絶縁膜（例えば、シリコン酸化膜，窒化シ
リコン膜）との選択比は比較的高く、エッチング条件を
選べば、半導体膜のサイドエッチングが生じやすい等方
性エッチングが得られる。さらに、上記塩素系ガスとし
ては、塩素(Ｃｌ2）ガスが考えられ、特に三塩化硼素
（ＢＣｌ3）と塩素（Ｃｌ2）の混合ガスを用いると、三
塩化硼素(ＢＣｌ3）はホトレジストのエッチングを低減
する働きがある、言い換えれば、ホトレジストの耐エッ
チング性が向上するので、加工余裕が増大する。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【０００９】図１（ａ），（ｂ）、及び（ｃ）は本発明
による加工手順を示したものである。
による加工手順を示したものである。
【００１０】図１（ａ），（ｂ）、及び（ｃ）におい
て、１はガラス基板、２はゲート電極、３はゲート絶縁
膜、４は半導体膜、６はホトレジスト膜、５０はＳＦ6
ガス、５１はＢＣｌ3とＣｌ2の混合ガスである。そし
て、ガラス基板１の上に所定形状のゲート電極２が形成
され、ゲート電極２あるいはガラス基板１の上にゲート
絶縁膜３，半導体膜４が形成され、その半導体膜４上に
所定形状のホトレジスト膜６が形成される。
て、１はガラス基板、２はゲート電極、３はゲート絶縁
膜、４は半導体膜、６はホトレジスト膜、５０はＳＦ6
ガス、５１はＢＣｌ3とＣｌ2の混合ガスである。そし
て、ガラス基板１の上に所定形状のゲート電極２が形成
され、ゲート電極２あるいはガラス基板１の上にゲート
絶縁膜３，半導体膜４が形成され、その半導体膜４上に
所定形状のホトレジスト膜６が形成される。
【００１１】本実施例によるエッチング処理動作は、次
のとおりである。
のとおりである。
【００１２】図１（ａ）に示すように、ドライエッチン
グ前はホトレジスト膜６以外の部分は半導体膜４が露出
しており、これに矢印方向からＳＦ6 ガス５０を供給す
ると、ホトレジスト膜６をマスクにして、半導体膜４，
ゲート絶縁膜３が順次エッチングされ、図１（ｂ）に示
すように、半導体膜４及びゲート絶縁膜３はホトレジス
ト膜６が存在する部分だけが残留し、それ以外の部分は
エッチング除去される。次に、図１（ｂ）に示す形状に
おいて、矢印方向からＢＣｌ3とＣｌ2の混合ガス５１を
供給すると、ホトレジスト膜６をマスクにして、半導体
膜４はサイドエッチングされる。これを示したのが図１
（ｃ）である。この時のエッチング条件としては、総ガ
ス流量におけるＣｌ2 は５０％以上，エッチング時の圧
力は100ｍtorr以上が好ましい。ここで、塩素系ガスに
よるドライエッチングにおいては、半導体膜（例えば、
非晶質シリコン膜，多結晶シリコン膜）とゲート絶縁膜
（例えば、シリコン酸化膜，窒化シリコン膜）との選択
比は比較的高い。我々の実験では、ＢＣｌ3とＣｌ2の混
合ガス比は１対１、エッチング時の圧力２００ｍtorr、
印加電力密度０.７５Ｗ／cm2の時、非晶質シリコン膜と
窒化シリコン膜との選択比は５０、非晶質シリコン膜の
エッチング速度は１００ｎｍ／min.（横方向にも同等の
エッチング速度が得られた）、ホトレジストのエッチン
グ速度は５０ｎｍ／min.が得られた。ここで、エッチン
グガス中にＢＣｌ3 を５０％混入させることにより、ホ
トレジストのエッチング速度は１００ｎｍ／min.（Ｃｌ
2のみ）から５０ｎｍ／min.に低減した。
グ前はホトレジスト膜６以外の部分は半導体膜４が露出
しており、これに矢印方向からＳＦ6 ガス５０を供給す
ると、ホトレジスト膜６をマスクにして、半導体膜４，
ゲート絶縁膜３が順次エッチングされ、図１（ｂ）に示
すように、半導体膜４及びゲート絶縁膜３はホトレジス
ト膜６が存在する部分だけが残留し、それ以外の部分は
エッチング除去される。次に、図１（ｂ）に示す形状に
おいて、矢印方向からＢＣｌ3とＣｌ2の混合ガス５１を
供給すると、ホトレジスト膜６をマスクにして、半導体
膜４はサイドエッチングされる。これを示したのが図１
（ｃ）である。この時のエッチング条件としては、総ガ
ス流量におけるＣｌ2 は５０％以上，エッチング時の圧
力は100ｍtorr以上が好ましい。ここで、塩素系ガスに
よるドライエッチングにおいては、半導体膜（例えば、
非晶質シリコン膜，多結晶シリコン膜）とゲート絶縁膜
（例えば、シリコン酸化膜，窒化シリコン膜）との選択
比は比較的高い。我々の実験では、ＢＣｌ3とＣｌ2の混
合ガス比は１対１、エッチング時の圧力２００ｍtorr、
印加電力密度０.７５Ｗ／cm2の時、非晶質シリコン膜と
窒化シリコン膜との選択比は５０、非晶質シリコン膜の
エッチング速度は１００ｎｍ／min.（横方向にも同等の
エッチング速度が得られた）、ホトレジストのエッチン
グ速度は５０ｎｍ／min.が得られた。ここで、エッチン
グガス中にＢＣｌ3 を５０％混入させることにより、ホ
トレジストのエッチング速度は１００ｎｍ／min.（Ｃｌ
2のみ）から５０ｎｍ／min.に低減した。
【００１３】したがって、ゲート絶縁膜である窒化シリ
コン膜のパターンの端部から４μｍ内側に非晶質シリコ
ン膜のパターンを形成しようとした場合、上記エッチン
グ条件において、ホトレジスト厚は２μｍ以上、エッチ
ング時間に４０分費やした場合、達成される。
コン膜のパターンの端部から４μｍ内側に非晶質シリコ
ン膜のパターンを形成しようとした場合、上記エッチン
グ条件において、ホトレジスト厚は２μｍ以上、エッチ
ング時間に４０分費やした場合、達成される。
【００１４】このように、本実施例によれば、ホトコン
対策を目的とした半導体膜の加工（半導体膜をゲート電
極より内側に残す）を追加ドライエッチングにより達成
し、ホトマスク枚数の増加なしに行うのでＴＦＴ製造の
工程数は増加しない。
対策を目的とした半導体膜の加工（半導体膜をゲート電
極より内側に残す）を追加ドライエッチングにより達成
し、ホトマスク枚数の増加なしに行うのでＴＦＴ製造の
工程数は増加しない。
【００１５】次に、図２は、本発明の加工手法を用いた
薄膜トランジスタをアクティブマトリクス液晶表示装置
の画素トランジスタに適用した場合の画素部の平面構造
を示したものである。図２において、５はソース／ドレ
イン電極、７は画素電極（ＩＴＯ：Indium Tin Oxid
e）、１０は半導体膜がある領域、１１はゲート電極が
ある領域、１２はゲート絶縁膜がある領域である。
薄膜トランジスタをアクティブマトリクス液晶表示装置
の画素トランジスタに適用した場合の画素部の平面構造
を示したものである。図２において、５はソース／ドレ
イン電極、７は画素電極（ＩＴＯ：Indium Tin Oxid
e）、１０は半導体膜がある領域、１１はゲート電極が
ある領域、１２はゲート絶縁膜がある領域である。
【００１６】そして、ソース／ドレイン電極５は半導体
膜がある領域１０に接続されており、一方のソース／ド
レイン電極５は画素電極７に接続されており、外部から
の表示信号を伝送する他方のソース／ドレイン電極５は
隣接された他のソース／ドレイン電極５から供給される
表示信号を画素電極７に混入させない平面構造になって
いる。図２に示した平面構造は、本発明の加工手法のよ
うに、ゲート線上に半導体膜が残る場合には必要とな
る。
膜がある領域１０に接続されており、一方のソース／ド
レイン電極５は画素電極７に接続されており、外部から
の表示信号を伝送する他方のソース／ドレイン電極５は
隣接された他のソース／ドレイン電極５から供給される
表示信号を画素電極７に混入させない平面構造になって
いる。図２に示した平面構造は、本発明の加工手法のよ
うに、ゲート線上に半導体膜が残る場合には必要とな
る。
【００１７】続く、図３から図９は、本発明による加工
手法をアクティブマトリクス液晶ディスプレイ基板の製
造時の加工に適用した場合の構成図である。
手法をアクティブマトリクス液晶ディスプレイ基板の製
造時の加工に適用した場合の構成図である。
【００１８】図３から図９において、１はガラス基板、
２０はＩＴＯ(Indium Tin Oxide)、２１はタングステ
ン、２２はアルミニウム、２３はホトレジスト、２４は
窒化シリコン膜(ゲート絶縁膜)、２５は真性半導体膜、
２６は外因性半導体膜（オーミック層）、２７はホトレ
ジスト、２８はクロム（ソース／ドレイン電極）、２９
は窒化シリコン膜（保護膜）、３０はＴＦＴ付きガラス
基板、３１は配向膜、３２は液晶、３３は配向膜、３４
はＩＴＯ付きガラス基板、５０はＳＦ6 ガス、５１はＢ
Ｃｌ3とＣｌ2の混合ガス、５２はＢＣｌ3とＨＢｒの混
合ガスである。ここで、図３から図９を参照して、アク
ティブマトリクス液晶ディスプレイの製造方法について
説明する。
２０はＩＴＯ(Indium Tin Oxide)、２１はタングステ
ン、２２はアルミニウム、２３はホトレジスト、２４は
窒化シリコン膜(ゲート絶縁膜)、２５は真性半導体膜、
２６は外因性半導体膜（オーミック層）、２７はホトレ
ジスト、２８はクロム（ソース／ドレイン電極）、２９
は窒化シリコン膜（保護膜）、３０はＴＦＴ付きガラス
基板、３１は配向膜、３２は液晶、３３は配向膜、３４
はＩＴＯ付きガラス基板、５０はＳＦ6 ガス、５１はＢ
Ｃｌ3とＣｌ2の混合ガス、５２はＢＣｌ3とＨＢｒの混
合ガスである。ここで、図３から図９を参照して、アク
ティブマトリクス液晶ディスプレイの製造方法について
説明する。
【００１９】始めに、図３に示すように、ガラスからな
る基板１上に、ＩＴＯ膜２０，Ｗ（タングステン）膜２
１、及び、Ａｌ（アルミニウム）膜２２を順次スパッタ
リングによって形成し、その後に、Ａｌ（アルミニウ
ム）膜２２上にホトレジスト材料を塗布し、所定の箇所
にホトレジスト層２３をパターニング形成する。
る基板１上に、ＩＴＯ膜２０，Ｗ（タングステン）膜２
１、及び、Ａｌ（アルミニウム）膜２２を順次スパッタ
リングによって形成し、その後に、Ａｌ（アルミニウ
ム）膜２２上にホトレジスト材料を塗布し、所定の箇所
にホトレジスト層２３をパターニング形成する。
【００２０】次に、図４に示すように、矢印方向からＢ
Ｃｌ3(三塩化硼素）とＨＢｒ（臭化水素）との混合ガス
からなるエッチングガス５２を供給し、ホトレジスト層
２３をマスクにして、Ａｌ（アルミニウム）膜２２，Ｗ
（タングステン）膜２１、及び、ＩＴＯ膜２０を一括し
てエッチングし、ホトレジスト層２３が存在する部分を
除いた残りの部分のＡｌ（アルミニウム）膜２２，Ｗ
（タングステン）膜２１、及び、ＩＴＯ膜２０をエッチ
ング除去する。
Ｃｌ3(三塩化硼素）とＨＢｒ（臭化水素）との混合ガス
からなるエッチングガス５２を供給し、ホトレジスト層
２３をマスクにして、Ａｌ（アルミニウム）膜２２，Ｗ
（タングステン）膜２１、及び、ＩＴＯ膜２０を一括し
てエッチングし、ホトレジスト層２３が存在する部分を
除いた残りの部分のＡｌ（アルミニウム）膜２２，Ｗ
（タングステン）膜２１、及び、ＩＴＯ膜２０をエッチ
ング除去する。
【００２１】次に、図５に示すように、ホトレジスト層
２３を剥離した後、全表面にＳｉＮ（窒化シリコン膜）
からなるゲート絶縁膜２４，非晶質シリコン膜からなる
真性半導体膜２５，ｎ型非晶質シリコン膜からなる外因
性半導体膜２６を順次堆積させ、その後に、外因性半導
体膜２６上にホトレジスト材料（厚み３μｍ）を塗布
し、所定の箇所にホトレジスト層２７をパターニング形
成する。
２３を剥離した後、全表面にＳｉＮ（窒化シリコン膜）
からなるゲート絶縁膜２４，非晶質シリコン膜からなる
真性半導体膜２５，ｎ型非晶質シリコン膜からなる外因
性半導体膜２６を順次堆積させ、その後に、外因性半導
体膜２６上にホトレジスト材料（厚み３μｍ）を塗布
し、所定の箇所にホトレジスト層２７をパターニング形
成する。
【００２２】次に、図６に示すように、矢印方向からＳ
Ｆ6 ガスからなるエッチングガス５０を供給し、第２の
ホトレジスト層２７をマスクにして、外因性半導体膜２
６，真性半導体膜２５、及び、ゲート絶縁膜２４を一括
してエッチングし、第２のホトレジスト層２７が存在す
る部分を除いた残りの部分の外因性半導体膜２６，真性
半導体膜２５、及び、ゲート絶縁膜２４をエッチング除
去する。この時のエッチング条件は、エッチング時の圧
力５０ｍtorr、印加電力密度０.７５Ｗ／cm2、エッチン
グ時間は３分である。なお、上記エッチング条件では、
非晶質シリコン膜と窒化シリコン膜のエッチング速度は
共に３００ｎｍ／min.以上が得られた。
Ｆ6 ガスからなるエッチングガス５０を供給し、第２の
ホトレジスト層２７をマスクにして、外因性半導体膜２
６，真性半導体膜２５、及び、ゲート絶縁膜２４を一括
してエッチングし、第２のホトレジスト層２７が存在す
る部分を除いた残りの部分の外因性半導体膜２６，真性
半導体膜２５、及び、ゲート絶縁膜２４をエッチング除
去する。この時のエッチング条件は、エッチング時の圧
力５０ｍtorr、印加電力密度０.７５Ｗ／cm2、エッチン
グ時間は３分である。なお、上記エッチング条件では、
非晶質シリコン膜と窒化シリコン膜のエッチング速度は
共に３００ｎｍ／min.以上が得られた。
【００２３】続いて、図７に示すように、矢印方向から
ＢＣｌ3とＣｌ2の混合ガスからなるエッチングガス５１
を供給し、第２のホトレジスト層２７をマスクにして、
Ａｌ（アルミニウム）膜２２，Ｗ（タングステン）膜２
１を一括してエッチングし、同時に、第２のホトレジス
ト層２７直下に存在する外因性半導体膜２６及び真性半
導体膜２５をサイドエッチングする。この時のエッチン
グ条件は、ＢＣｌ3 とＣｌ2 の混合ガス比は１対１、エ
ッチング時の圧力２００ｍtorr、印加電力密度０.７５
Ｗ／cm2、エッチング時間は４０分である。なお、上記
加工において、ホトレジストの厚みがさらにあれば、Ｃ
ｌ2 ガス単独でもエッチング可能である。続いて、図８
に示すように、第２のホトレジスト層２７を剥離した
後、全面にＣｒ（クロム）膜２７をスパッタリングによ
り形成し、ここで形成したＣｒ（クロム）膜２７をパタ
ーニングして、ソース／ドレイン電極を形成し、次に、
全表面に、ＳｉＮ（窒化シリコン膜）からなる保護膜２
９を堆積させる。こうして得られたガラス基板１の左側
の部分は逆スタガー型の薄膜トランジスタを構成してお
り、右側の部分は、開口部を構成している。なお、Ｓｉ
Ｎ（窒化シリコン膜）からなる保護膜２９は薄膜トラン
ジスタを保護する働きがある。
ＢＣｌ3とＣｌ2の混合ガスからなるエッチングガス５１
を供給し、第２のホトレジスト層２７をマスクにして、
Ａｌ（アルミニウム）膜２２，Ｗ（タングステン）膜２
１を一括してエッチングし、同時に、第２のホトレジス
ト層２７直下に存在する外因性半導体膜２６及び真性半
導体膜２５をサイドエッチングする。この時のエッチン
グ条件は、ＢＣｌ3 とＣｌ2 の混合ガス比は１対１、エ
ッチング時の圧力２００ｍtorr、印加電力密度０.７５
Ｗ／cm2、エッチング時間は４０分である。なお、上記
加工において、ホトレジストの厚みがさらにあれば、Ｃ
ｌ2 ガス単独でもエッチング可能である。続いて、図８
に示すように、第２のホトレジスト層２７を剥離した
後、全面にＣｒ（クロム）膜２７をスパッタリングによ
り形成し、ここで形成したＣｒ（クロム）膜２７をパタ
ーニングして、ソース／ドレイン電極を形成し、次に、
全表面に、ＳｉＮ（窒化シリコン膜）からなる保護膜２
９を堆積させる。こうして得られたガラス基板１の左側
の部分は逆スタガー型の薄膜トランジスタを構成してお
り、右側の部分は、開口部を構成している。なお、Ｓｉ
Ｎ（窒化シリコン膜）からなる保護膜２９は薄膜トラン
ジスタを保護する働きがある。
【００２４】最後に、図９に示すように、二つの基板、
即ち、薄膜トランジスタが形成されているＴＦＴ付ガラ
ス基板３０と、ＩＴＯ膜が形成されているＩＴＯ付ガラ
ス基板３４とが対向配置され、それら基板３０，３４の
間に下部配向膜３１，上部配向膜３３を介して液晶層３
２が封入されて、アクティブマトリクス液晶ディスプレ
イ基板、即ち、ＴＦＴ−ＬＣＤ（Thin Film Transistor
-Liquid Crystal Display)基板が形成される。
即ち、薄膜トランジスタが形成されているＴＦＴ付ガラ
ス基板３０と、ＩＴＯ膜が形成されているＩＴＯ付ガラ
ス基板３４とが対向配置され、それら基板３０，３４の
間に下部配向膜３１，上部配向膜３３を介して液晶層３
２が封入されて、アクティブマトリクス液晶ディスプレ
イ基板、即ち、ＴＦＴ−ＬＣＤ（Thin Film Transistor
-Liquid Crystal Display)基板が形成される。
【００２５】続く、図１０は、本発明による加工手法を
用いて製造したＴＦＴ−ＬＣＤ基板を含むアクティブマ
トリクス液晶ディスプレイ装置の構成の一例を示すブロ
ック構成図である。
用いて製造したＴＦＴ−ＬＣＤ基板を含むアクティブマ
トリクス液晶ディスプレイ装置の構成の一例を示すブロ
ック構成図である。
【００２６】図１０において、４０はＴＦＴ−ＬＣＤ基
板、４１は走査側ドライバ、４２は信号側ドライバ、４
３はコントローラ、４４は画像信号源である。そして、
TFT−ＬＣＤ基板４０の各画素（図示なし）に対応した
走査線（図示なし）は走査側ドライバ４１に、同じく各
画素に対応した信号線（図示なし）は信号側ドライバ４
２にそれぞれ接続される。コントローラ４３は、走査側
ドライバ４１，信号側ドライバ４２，画像信号源４４に
それぞれ接続され、画像信号源４４は信号側ドライバ４
２に接続されている。
板、４１は走査側ドライバ、４２は信号側ドライバ、４
３はコントローラ、４４は画像信号源である。そして、
TFT−ＬＣＤ基板４０の各画素（図示なし）に対応した
走査線（図示なし）は走査側ドライバ４１に、同じく各
画素に対応した信号線（図示なし）は信号側ドライバ４
２にそれぞれ接続される。コントローラ４３は、走査側
ドライバ４１，信号側ドライバ４２，画像信号源４４に
それぞれ接続され、画像信号源４４は信号側ドライバ４
２に接続されている。
【００２７】本例のアクティブマトリクス液晶ディスプ
レイ装置は、その構成は既知のものであり、また、その
動作も既に知られているところであるので、前記構成及
び動作についてのこれ以上の説明は省略する。
レイ装置は、その構成は既知のものであり、また、その
動作も既に知られているところであるので、前記構成及
び動作についてのこれ以上の説明は省略する。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、アクティブマトリクス型液晶表示装置に用い
られる薄膜トランジスタの製法において、基板上に形成
された半導体膜／ゲート絶縁膜をホトレジストをマスク
にして一括加工後、上記ホトレジストをマスクにして塩
素系ガスを用いたドライエッチングにより半導体膜を主
に加工し、半導体膜はゲート電極より内側に配置される
ようにする。このことにより、バックライト光が半導体
膜に照射されることによる画質不良は極力抑えられ、ま
た、ホトマスク数の増加なしに半導体膜の加工が達成さ
れる。したがって、上記薄膜トランジスタを用いること
により高画質で製造工程数が短縮されたアクティブマト
リクス型液晶表示装置が提供できる。
によれば、アクティブマトリクス型液晶表示装置に用い
られる薄膜トランジスタの製法において、基板上に形成
された半導体膜／ゲート絶縁膜をホトレジストをマスク
にして一括加工後、上記ホトレジストをマスクにして塩
素系ガスを用いたドライエッチングにより半導体膜を主
に加工し、半導体膜はゲート電極より内側に配置される
ようにする。このことにより、バックライト光が半導体
膜に照射されることによる画質不良は極力抑えられ、ま
た、ホトマスク数の増加なしに半導体膜の加工が達成さ
れる。したがって、上記薄膜トランジスタを用いること
により高画質で製造工程数が短縮されたアクティブマト
リクス型液晶表示装置が提供できる。
【図１】本発明の加工手順を示す図である。
【図２】本発明の加工を用いた場合の平面構造図であ
る。
る。
【図３】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その１を示す図である。
イに適用した場合の製作手順その１を示す図である。
【図４】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その２を示す図である。
イに適用した場合の製作手順その２を示す図である。
【図５】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その３を示す図である。
イに適用した場合の製作手順その３を示す図である。
【図６】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その４を示す図である。
イに適用した場合の製作手順その４を示す図である。
【図７】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その５を示す図である。
イに適用した場合の製作手順その５を示す図である。
【図８】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その６を示す図である。
イに適用した場合の製作手順その６を示す図である。
【図９】本発明をアクティブマトリクス液晶ディスプレ
イに適用した場合の製作手順その７を示す図である。
イに適用した場合の製作手順その７を示す図である。
【図１０】本発明を用いたアクティブマトリクス液晶デ
ィスプレイのシステム構成図である。
ィスプレイのシステム構成図である。
【図１１】従来のＴＦＴの断面構造図である。
１…ガラス基板、２…ゲート電極、３…ゲート絶縁膜、
４…半導体膜、５…ソース／ドレイン電極、６…ホトレ
ジスト、７…画素電極（ＩＴＯ：Indium TinOxide)、１
０…半導体膜がある領域、１１…ゲート電極がある領
域、１２…ゲート絶縁膜がある領域、２０…ＩＴＯ(Ind
ium Tin Oxide)、２１…タングステン、２２…アルミニ
ウム、２３…ホトレジスト、２４…窒化シリコン膜（ゲ
ート絶縁膜）、２５…真性半導体膜、２６…外因性半導
体膜（オーミック層）、２７…ホトレジスト、２８…ク
ロム、２９…窒化シリコン膜（保護膜）、３０…ＴＦＴ
付きガラス基板、３１…配向膜、３２…液晶、３３…配
向膜、３４…ＩＴＯ付きガラス基板、４０…ＴＦＴ(Thi
n Film Transistor)−ＬＣＤ(Liquid Crystal Display)
基板、４１…走査側ドライバ、４２…信号側ドライバ、
４３…コントローラ、４４…画像信号源、５０…ＳＦ6
ガス、５１…ＢＣｌ3とＣｌ2の混合ガス、５２…ＢＣｌ
3とＨＢｒの混合ガス。
４…半導体膜、５…ソース／ドレイン電極、６…ホトレ
ジスト、７…画素電極（ＩＴＯ：Indium TinOxide)、１
０…半導体膜がある領域、１１…ゲート電極がある領
域、１２…ゲート絶縁膜がある領域、２０…ＩＴＯ(Ind
ium Tin Oxide)、２１…タングステン、２２…アルミニ
ウム、２３…ホトレジスト、２４…窒化シリコン膜（ゲ
ート絶縁膜）、２５…真性半導体膜、２６…外因性半導
体膜（オーミック層）、２７…ホトレジスト、２８…ク
ロム、２９…窒化シリコン膜（保護膜）、３０…ＴＦＴ
付きガラス基板、３１…配向膜、３２…液晶、３３…配
向膜、３４…ＩＴＯ付きガラス基板、４０…ＴＦＴ(Thi
n Film Transistor)−ＬＣＤ(Liquid Crystal Display)
基板、４１…走査側ドライバ、４２…信号側ドライバ、
４３…コントローラ、４４…画像信号源、５０…ＳＦ6
ガス、５１…ＢＣｌ3とＣｌ2の混合ガス、５２…ＢＣｌ
3とＨＢｒの混合ガス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 信武 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (3)
- 【請求項１】逆スタガー構造の薄膜トランジスタの製法
において、ホトレジストをマスクにして、半導体膜／ゲ
ート絶縁膜を一括加工後、上記ホトレジストをマスクに
して塩素系ガスを用いたドライエッチングにより、半導
体膜を主に加工し、加工後の半導体膜はゲート電極より
内側に配置されることを特徴とする薄膜トランジスタ。 - 【請求項２】請求項１記載の薄膜トランジスタの製法に
おいて、半導体膜のみ等方加工するエッチングガスは塩
素ガス（Ｃｌ2)、あるいは塩素と三塩化硼素(ＢＣｌ3）
の混合ガスであることを特徴とする薄膜トランジスタの
製法。 - 【請求項３】請求項１記載の薄膜トランジスタの製法を
アクティブマトリクス液晶表示装置に用いることを特徴
とする薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538193A JPH06267983A (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538193A JPH06267983A (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267983A true JPH06267983A (ja) | 1994-09-22 |
Family
ID=12996921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5538193A Pending JPH06267983A (ja) | 1993-03-16 | 1993-03-16 | 薄膜トランジスタ及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529569B1 (ko) * | 1997-12-09 | 2006-02-08 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터의 제조 방법 |
| US7371621B2 (en) | 2005-07-12 | 2008-05-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and fabrication |
-
1993
- 1993-03-16 JP JP5538193A patent/JPH06267983A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529569B1 (ko) * | 1997-12-09 | 2006-02-08 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터의 제조 방법 |
| US7371621B2 (en) | 2005-07-12 | 2008-05-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and fabrication |
| US7888675B2 (en) | 2005-07-12 | 2011-02-15 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and fabrication |
| US8173493B2 (en) | 2005-07-12 | 2012-05-08 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and fabrication |
| TWI402988B (zh) * | 2005-07-12 | 2013-07-21 | Samsung Display Co Ltd | 薄膜電晶體陣列面板以及其製造方法 |
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