JPH09263974A - Ｃｒ膜のエッチング方法 - Google Patents
Ｃｒ膜のエッチング方法Info
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- JPH09263974A JPH09263974A JP7681196A JP7681196A JPH09263974A JP H09263974 A JPH09263974 A JP H09263974A JP 7681196 A JP7681196 A JP 7681196A JP 7681196 A JP7681196 A JP 7681196A JP H09263974 A JPH09263974 A JP H09263974A
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Abstract
(57)【要約】
【課題】 Ｃｒ膜の断面をテーパー形状にして、上層の
被覆性を向上し、良好な特性を得る。 【解決手段】 ＴＦＴのゲート電極、ＬＣＤの遮光膜に
用いられるＣｒ膜のエッチング方法において、あらかじ
めウエットエッチングによって所定のパターンを形成し
た後、断面をテーパー化するためにドライエッチングを
行う。エッチングガスとして塩素系と酸素の混合ガスを
用いることで、Ｃｒの側壁が塩素系ガスと酸素によりエ
ッチングされるとともに、レジスト（Ｒ）が酸素によっ
てエッチングされるので、レジスト（Ｒ）に接した上部
が基板（１）に接した下部よりもエッチング速度が高く
なり、結果的テーパー形状が得られる。
被覆性を向上し、良好な特性を得る。 【解決手段】 ＴＦＴのゲート電極、ＬＣＤの遮光膜に
用いられるＣｒ膜のエッチング方法において、あらかじ
めウエットエッチングによって所定のパターンを形成し
た後、断面をテーパー化するためにドライエッチングを
行う。エッチングガスとして塩素系と酸素の混合ガスを
用いることで、Ｃｒの側壁が塩素系ガスと酸素によりエ
ッチングされるとともに、レジスト（Ｒ）が酸素によっ
てエッチングされるので、レジスト（Ｒ）に接した上部
が基板（１）に接した下部よりもエッチング速度が高く
なり、結果的テーパー形状が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、微細加工技術を用
いて製造される半導体装置の配線形成方法に関し、例え
ば、液晶表示装置（ＬＣＤ：Liquid Crystal Display）
に搭載される薄膜トランジスタ(ＴＦＴ：thin film tra
nsistor）のゲート電極配線、画素領域外に形成される
遮光膜に多用されるＣｒ膜のエッチング方法に関する。
いて製造される半導体装置の配線形成方法に関し、例え
ば、液晶表示装置（ＬＣＤ：Liquid Crystal Display）
に搭載される薄膜トランジスタ(ＴＦＴ：thin film tra
nsistor）のゲート電極配線、画素領域外に形成される
遮光膜に多用されるＣｒ膜のエッチング方法に関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより線順次に選択され、電圧
が印加される。画素容量に印加された電圧はＴＦＴのＯ
ＦＦ抵抗により１フィールド期間保持させる。液晶は電
気光学的に異方性を有しており、画素容量により形成さ
れた電界の強度に対応して透過光量が微調整される。こ
のように透過率が画素毎に制御された明暗の分布が所望
の表示画像として視認される。
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより線順次に選択され、電圧
が印加される。画素容量に印加された電圧はＴＦＴのＯ
ＦＦ抵抗により１フィールド期間保持させる。液晶は電
気光学的に異方性を有しており、画素容量により形成さ
れた電界の強度に対応して透過光量が微調整される。こ
のように透過率が画素毎に制御された明暗の分布が所望
の表示画像として視認される。
【０００４】図１４に、従来のＬＣＤセルの断面図を示
す。基板（１００）上には、走査線と一体のゲート電極
（１０１）が、Ｃｒをエッチングすることにより形成さ
れ、ゲート電極（１０１）上にはＳｉ3Ｎ4（１０２）及
びＳｉＯ2（１０３）の２層ゲート絶縁膜が被覆形成さ
れている。ゲート絶縁膜（１０２，１０３）上には、更
に、ＴＦＴの能動層となる多結晶シリコン（以下、ｐ−
Ｓｉと称す）（１０４）及びＳｉＯ2などの保護膜（１
０５）が島状に形成され、ｐ−Ｓｉ（１０４）及び保護
膜（１０５）上にはＳｉＯ2等の層間絶縁膜（１０６）
が形成されている。ｐ−Ｓｉ（１０４）は、ゲート電極
（１０１）の直上のチャンネル領域（ＣＨ）を挟む両側
が、不純物が低濃度にドーピングされたＬＤ（lightly
doped）領域、更にその外側に、不純物が高濃度にドー
ピングされて低抵抗化されたドレイン及びソース領域
（Ｄ，Ｓ）となっている。層間絶縁膜（１０６）上に
は、Ａｌ／Ｍｏ等により、ドレイン電極（１０７）及び
ソース電極（１０８）が形成されており、各々保護膜
（１０５）及び層間絶縁膜（１０６）に開口されたコン
タクトホールを介してドレイン及びソース領域（Ｄ，
Ｓ）に接続されている。これらを覆う全面には、Ｓｉ3
Ｎ4等のパッシベーション膜（１０９）が形成され、そ
の上には、ＳＯＧ、ＰＳＧ、ＢＰＳＧ等、スピン塗布あ
るいは熱処理によるリフローなどにより形成されたドー
プトオキサイド、または、アクリル樹脂からなる平坦化
膜（１１０）が形成されている。平坦化膜（１１０）上
には、ＩＴＯ（indium tin oxide）からなる表示電極
（１１１）が形成され、ソース電極（１０８）上の、パ
ッシベーション膜（１０９）及び平坦化膜（１１０）に
開口されたコンタクトホールを介してソース電極（１０
８）に接続されている。
す。基板（１００）上には、走査線と一体のゲート電極
（１０１）が、Ｃｒをエッチングすることにより形成さ
れ、ゲート電極（１０１）上にはＳｉ3Ｎ4（１０２）及
びＳｉＯ2（１０３）の２層ゲート絶縁膜が被覆形成さ
れている。ゲート絶縁膜（１０２，１０３）上には、更
に、ＴＦＴの能動層となる多結晶シリコン（以下、ｐ−
Ｓｉと称す）（１０４）及びＳｉＯ2などの保護膜（１
０５）が島状に形成され、ｐ−Ｓｉ（１０４）及び保護
膜（１０５）上にはＳｉＯ2等の層間絶縁膜（１０６）
が形成されている。ｐ−Ｓｉ（１０４）は、ゲート電極
（１０１）の直上のチャンネル領域（ＣＨ）を挟む両側
が、不純物が低濃度にドーピングされたＬＤ（lightly
doped）領域、更にその外側に、不純物が高濃度にドー
ピングされて低抵抗化されたドレイン及びソース領域
（Ｄ，Ｓ）となっている。層間絶縁膜（１０６）上に
は、Ａｌ／Ｍｏ等により、ドレイン電極（１０７）及び
ソース電極（１０８）が形成されており、各々保護膜
（１０５）及び層間絶縁膜（１０６）に開口されたコン
タクトホールを介してドレイン及びソース領域（Ｄ，
Ｓ）に接続されている。これらを覆う全面には、Ｓｉ3
Ｎ4等のパッシベーション膜（１０９）が形成され、そ
の上には、ＳＯＧ、ＰＳＧ、ＢＰＳＧ等、スピン塗布あ
るいは熱処理によるリフローなどにより形成されたドー
プトオキサイド、または、アクリル樹脂からなる平坦化
膜（１１０）が形成されている。平坦化膜（１１０）上
には、ＩＴＯ（indium tin oxide）からなる表示電極
（１１１）が形成され、ソース電極（１０８）上の、パ
ッシベーション膜（１０９）及び平坦化膜（１１０）に
開口されたコンタクトホールを介してソース電極（１０
８）に接続されている。
【０００５】一方、液晶（１３０）を挟んで、基板（１
００）に対向配置された基板（１２０）の対向面上に
は、表示電極（１１１）に対向する領域を除いて、Ｃｒ
からなる遮光膜（１２１）が形成されており、遮光膜
（１２１）を覆う全面には、ＩＴＯからなる共通電極
（１２２）が形成され対向基板を構成している。共通電
極（１２２）は、液晶（１３０）とともに表示電極（１
１１）により区画されて液晶（１３０）を誘電層とした
画素容量を構成している。
００）に対向配置された基板（１２０）の対向面上に
は、表示電極（１１１）に対向する領域を除いて、Ｃｒ
からなる遮光膜（１２１）が形成されており、遮光膜
（１２１）を覆う全面には、ＩＴＯからなる共通電極
（１２２）が形成され対向基板を構成している。共通電
極（１２２）は、液晶（１３０）とともに表示電極（１
１１）により区画されて液晶（１３０）を誘電層とした
画素容量を構成している。
【０００６】ここに挙げたＴＦＴは、能動層として多結
晶シリコンを用いているが、他に、非晶質シリコン（ａ
−Ｓｉ）を用いたＴＦＴもある。一般に、ｐ−Ｓｉはａ
−Ｓｉに比べて移動度が高く、ＴＦＴが小型化され（チ
ャンネル幅）、高精細化が実現される。また、ｐ−Ｓｉ
ＴＦＴでは、ゲートセルフアライン構造による微細化、
寄生容量の消失による高速化が達成されるため、ｎ−ｃ
ｈＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線構造即ちＣ
ＭＯＳを形成することにより、高速駆動回路を構成する
ことができる。このため、マトリクス画素部と周辺駆動
回路部を同一基板上に形成した駆動回路一体型のＬＣＤ
が開発されている。このように、駆動回路部を同一基板
上にマトリクス画素部と一体形成することにより、製造
コストの削減、ＬＣＤモジュールの小型化が実現され
る。
晶シリコンを用いているが、他に、非晶質シリコン（ａ
−Ｓｉ）を用いたＴＦＴもある。一般に、ｐ−Ｓｉはａ
−Ｓｉに比べて移動度が高く、ＴＦＴが小型化され（チ
ャンネル幅）、高精細化が実現される。また、ｐ−Ｓｉ
ＴＦＴでは、ゲートセルフアライン構造による微細化、
寄生容量の消失による高速化が達成されるため、ｎ−ｃ
ｈＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線構造即ちＣ
ＭＯＳを形成することにより、高速駆動回路を構成する
ことができる。このため、マトリクス画素部と周辺駆動
回路部を同一基板上に形成した駆動回路一体型のＬＣＤ
が開発されている。このように、駆動回路部を同一基板
上にマトリクス画素部と一体形成することにより、製造
コストの削減、ＬＣＤモジュールの小型化が実現され
る。
【０００７】また、図１４に示したＴＦＴは、ｐ−Ｓｉ
（１０４）の動作層において、チャンネル領域（ＣＨ）
と高濃度のドレイン及びソース領域（Ｄ，Ｓ）の間に低
濃度領域（ＬＤ）が介在されたＬＤＤ（lightly doped
drein）構造となっている。ＬＤＤでは、低濃度領域が
介在したことによりチャンネル領域（ＣＨ）端部の強電
界が緩和されるので、特にｎ−ｃｈトランジスタにおい
ては、電界によって加速された電子の衝突電離現象を防
ぐことができ、耐圧が向上される。また特に、画素部に
採用することで、ＯＦＦ時のリーク電流を抑制し、画素
容量に保持された電圧の変動を防ぎ、高コントラスト比
が得られる。
（１０４）の動作層において、チャンネル領域（ＣＨ）
と高濃度のドレイン及びソース領域（Ｄ，Ｓ）の間に低
濃度領域（ＬＤ）が介在されたＬＤＤ（lightly doped
drein）構造となっている。ＬＤＤでは、低濃度領域が
介在したことによりチャンネル領域（ＣＨ）端部の強電
界が緩和されるので、特にｎ−ｃｈトランジスタにおい
ては、電界によって加速された電子の衝突電離現象を防
ぐことができ、耐圧が向上される。また特に、画素部に
採用することで、ＯＦＦ時のリーク電流を抑制し、画素
容量に保持された電圧の変動を防ぎ、高コントラスト比
が得られる。
【０００８】
【発明が解決しようとする課題】Ｃｒ膜は、比較的低抵
抗で、かつ、耐熱性、耐酸性に優れているため、図１４
に示される如く、ＬＣＤに搭載されるボトムゲート型Ｔ
ＦＴにおけるゲート電極（１０１）配線の材料、あるい
は、遮光性に優れているため対向基板側等で遮光膜（１
２１）の材料に用いられている。これらＣｒ膜のエッチ
ングには、エッチャントとして硝酸第２セリウムアンモ
ニウムを用いたウエット式や、エッチャントとしてＣｌ
2、ＨＣｌなどの塩素系ガスと酸素の混合ガスを用いた
ドライ式などがあるが、これらの従来のエッチング方法
には、以下のような欠点がある。
抗で、かつ、耐熱性、耐酸性に優れているため、図１４
に示される如く、ＬＣＤに搭載されるボトムゲート型Ｔ
ＦＴにおけるゲート電極（１０１）配線の材料、あるい
は、遮光性に優れているため対向基板側等で遮光膜（１
２１）の材料に用いられている。これらＣｒ膜のエッチ
ングには、エッチャントとして硝酸第２セリウムアンモ
ニウムを用いたウエット式や、エッチャントとしてＣｌ
2、ＨＣｌなどの塩素系ガスと酸素の混合ガスを用いた
ドライ式などがあるが、これらの従来のエッチング方法
には、以下のような欠点がある。
【０００９】まず、ウエットエッチングでは、Ｃｒの被
エッチング膜の側壁がほぼ垂直に切り立った形状にな
り、図１４においてゲート電極（１０１）のエッジ部に
あたるゲート絶縁膜（１０２）あるいはｐ−Ｓｉ（１０
２）の被覆性の悪化をもたらす。ゲート絶縁膜（１０
２，１０３）については段差による亀裂等の膜欠陥、ｐ
−Ｓｉ（１０４）については再結晶化時に段差部でグレ
イン粒の成長阻害が生じ、ＯＮ抵抗の増大等の問題を招
く。また、対向基板側においては、遮光膜（１２１）の
エッジに沿って、共通電極（１２２）を構成するＩＴＯ
膜の段切れが生じ、画素容量に当たる領域で印加電圧が
変化してしまい、液晶（１２０）の電界強度の制御性が
低下し、表示品位を悪化させることとなっていた。
エッチング膜の側壁がほぼ垂直に切り立った形状にな
り、図１４においてゲート電極（１０１）のエッジ部に
あたるゲート絶縁膜（１０２）あるいはｐ−Ｓｉ（１０
２）の被覆性の悪化をもたらす。ゲート絶縁膜（１０
２，１０３）については段差による亀裂等の膜欠陥、ｐ
−Ｓｉ（１０４）については再結晶化時に段差部でグレ
イン粒の成長阻害が生じ、ＯＮ抵抗の増大等の問題を招
く。また、対向基板側においては、遮光膜（１２１）の
エッジに沿って、共通電極（１２２）を構成するＩＴＯ
膜の段切れが生じ、画素容量に当たる領域で印加電圧が
変化してしまい、液晶（１２０）の電界強度の制御性が
低下し、表示品位を悪化させることとなっていた。
【００１０】一方、ドライ式においては、酸素によるレ
ジストの表面浸食が起こり、レジストが後退してしま
い、線幅が細くなってしまうという問題がある。
ジストの表面浸食が起こり、レジストが後退してしま
い、線幅が細くなってしまうという問題がある。
【００１１】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に形成されたＣｒ膜のエッチ
ング方法において、前記Ｃｒ膜の所定の領域上にレジス
トを形成する工程と、ウエットエッチングにより前記レ
ジストが形成されていない領域の前記Ｃｒ膜を除去する
工程と、ドライエッチングにより前記レジストとその下
に残された前記Ｃｒ膜の露出された表面を適量除去する
ことで前記Ｃｒ膜の断面をテーパー化する構成である。
するために成され、基板上に形成されたＣｒ膜のエッチ
ング方法において、前記Ｃｒ膜の所定の領域上にレジス
トを形成する工程と、ウエットエッチングにより前記レ
ジストが形成されていない領域の前記Ｃｒ膜を除去する
工程と、ドライエッチングにより前記レジストとその下
に残された前記Ｃｒ膜の露出された表面を適量除去する
ことで前記Ｃｒ膜の断面をテーパー化する構成である。
【００１２】ウエットエッチングにより、正確なパター
ニングを行った後、ドライエッチングを制御して、レジ
スト表面とＣｒの被エッチング膜側壁の適量を除去せし
めることで、段部の立壁角度を緩め、テーパー化するこ
とができる。特に、前記ドライエッチングは、エッチャ
ントとして塩素系ガスと酸素の混合ガスを用いた構成で
ある。
ニングを行った後、ドライエッチングを制御して、レジ
スト表面とＣｒの被エッチング膜側壁の適量を除去せし
めることで、段部の立壁角度を緩め、テーパー化するこ
とができる。特に、前記ドライエッチングは、エッチャ
ントとして塩素系ガスと酸素の混合ガスを用いた構成で
ある。
【００１３】Ｃｒは塩素系ガスと酸素によりエッチング
除去されるとともに、レジストは酸素により除去される
ため、エッチングガス濃度及びエッチング時間を制御す
ることで、Ｃｒの被エッチング部段差の立壁角を低下
し、テーパーかが成される。
除去されるとともに、レジストは酸素により除去される
ため、エッチングガス濃度及びエッチング時間を制御す
ることで、Ｃｒの被エッチング部段差の立壁角を低下
し、テーパーかが成される。
【００１４】
【発明の実施の形態】図１から図３は本発明の実施の形
態にかかるＣｒ膜のエッチング方法を示す工程断面図で
ある。まず図１で、基板（１）上に、Ｃｒ膜（２）をス
パッタリング等により、１５００Å程度の厚さに積層
し、この上に、レジスト（Ｒ）、例えば、東京応化製ポ
ジレジストＯＦＰＲ−８００を形成して現像し、所定の
形状にする。
態にかかるＣｒ膜のエッチング方法を示す工程断面図で
ある。まず図１で、基板（１）上に、Ｃｒ膜（２）をス
パッタリング等により、１５００Å程度の厚さに積層
し、この上に、レジスト（Ｒ）、例えば、東京応化製ポ
ジレジストＯＦＰＲ−８００を形成して現像し、所定の
形状にする。
【００１５】次に図２で、エッチャントとして硝酸第２
セリウムアンモニウムと過塩素酸あるいは硝酸を水で希
釈した混合液を用いてエッチングすることにより、レジ
スト（Ｒ）が被覆されていない領域のＣｒを除去して、
Ｃｒ膜（２）をレジスト（Ｒ）と同じパターンに形成す
る。この時、Ｃｒ膜（２）の被エッチング側壁の断面
は、垂直に切り立った形状となっている。
セリウムアンモニウムと過塩素酸あるいは硝酸を水で希
釈した混合液を用いてエッチングすることにより、レジ
スト（Ｒ）が被覆されていない領域のＣｒを除去して、
Ｃｒ膜（２）をレジスト（Ｒ）と同じパターンに形成す
る。この時、Ｃｒ膜（２）の被エッチング側壁の断面
は、垂直に切り立った形状となっている。
【００１６】続いて図３で、エッチャントとして、Ｃｌ
2あるいはＨＣｌと酸素との混合ガスを用いたＲＩＥ（r
eactive ion etching）を行う。これにより、レジスト
（Ｒ）が酸素によってエッチングされるとともに、レジ
スト（Ｒ）下部に残ったＣｒ膜（２）の側壁が塩素系の
ガス及び酸素によってエッチングされて、ＣｒＣｌ2Ｏ2
を発生して表面が除去される。この時、エッチング条件
は、プラズマパワー１５００ワット、Ｃｌ2とＯ2の混合
比が１：２、例えばＣｌ2が３００ｓｃｃｍ、あるいは
ＨＣｌとＯ2の混合比が１：１、エッチング時間１２０
秒に設定され、Ｃｒ膜（２）の上部のエッチング除去
は、レジスト（Ｒ）のエッチング除去により促進され、
基板（１）に接したＣｒ膜（２）下部よりもエッチング
レートが高まり、Ｃｒ膜（２）の被エッチング側壁の断
面がテーパー化される。
2あるいはＨＣｌと酸素との混合ガスを用いたＲＩＥ（r
eactive ion etching）を行う。これにより、レジスト
（Ｒ）が酸素によってエッチングされるとともに、レジ
スト（Ｒ）下部に残ったＣｒ膜（２）の側壁が塩素系の
ガス及び酸素によってエッチングされて、ＣｒＣｌ2Ｏ2
を発生して表面が除去される。この時、エッチング条件
は、プラズマパワー１５００ワット、Ｃｌ2とＯ2の混合
比が１：２、例えばＣｌ2が３００ｓｃｃｍ、あるいは
ＨＣｌとＯ2の混合比が１：１、エッチング時間１２０
秒に設定され、Ｃｒ膜（２）の上部のエッチング除去
は、レジスト（Ｒ）のエッチング除去により促進され、
基板（１）に接したＣｒ膜（２）下部よりもエッチング
レートが高まり、Ｃｒ膜（２）の被エッチング側壁の断
面がテーパー化される。
【００１７】このようにして形成されるＣｒ膜は、ＬＣ
Ｄにおいてはボトムゲート型ＴＦＴのゲート電極に採用
される。以下、図１から図３で説明したＣｒ膜のエッチ
ング方法をＴＦＴの製造に適用した例を説明する。図４
から図１２は、基板（１０）上に設けられたゲート電極
（１１）を、ガラス基板（１０）上に形成されたＣｒを
図１から図３に示した方法でエッチングすることにより
パターニングして形成した後の、ＴＦＴの製造方法を説
明する工程断面図である。
Ｄにおいてはボトムゲート型ＴＦＴのゲート電極に採用
される。以下、図１から図３で説明したＣｒ膜のエッチ
ング方法をＴＦＴの製造に適用した例を説明する。図４
から図１２は、基板（１０）上に設けられたゲート電極
（１１）を、ガラス基板（１０）上に形成されたＣｒを
図１から図３に示した方法でエッチングすることにより
パターニングして形成した後の、ＴＦＴの製造方法を説
明する工程断面図である。
【００１８】まず、図４で、図１から図３に示した方法
により形成されたゲート電極（１１）を有するガラス基
板（１０）上に、連続プラズマＣＶＤによりＳｉ3Ｎ4
（１２）、ＳｉＯ2（１３）、及び、非晶質シリコン
（ａ−Ｓｉ）（１４）を各々５００Å／１０００Å／３
００Åの厚さに積層する。Ｓｉ3Ｎ4（１２）とＳｉＯ2
（１３）はゲート絶縁膜となる。ゲート電極（１１）
は、そのエッジがテーパー形状になっているため、これ
を覆うＳｉ3Ｎ4（１２）、ＳｉＯ2（１３）及びａ−Ｓ
ｉ（１４）はいずれも、下地に滑らかに被着された膜と
なっている。
により形成されたゲート電極（１１）を有するガラス基
板（１０）上に、連続プラズマＣＶＤによりＳｉ3Ｎ4
（１２）、ＳｉＯ2（１３）、及び、非晶質シリコン
（ａ−Ｓｉ）（１４）を各々５００Å／１０００Å／３
００Åの厚さに積層する。Ｓｉ3Ｎ4（１２）とＳｉＯ2
（１３）はゲート絶縁膜となる。ゲート電極（１１）
は、そのエッジがテーパー形状になっているため、これ
を覆うＳｉ3Ｎ4（１２）、ＳｉＯ2（１３）及びａ−Ｓ
ｉ（１４）はいずれも、下地に滑らかに被着された膜と
なっている。
【００１９】次に、図５で、エキシマレーザーアニール
（以下、ＥＬＡとする）により、ａ−Ｓｉを再結晶化
し、多結晶シリコン（ｐ−Ｓｉ）（１４）にする。この
時、エキシマレーザーのエネルギーは３４０ｍＪであ
る。前述のように、再結晶化されるａ−Ｓｉは、ゲート
電極（１１）エッジ部においても、そのテーパー状の下
地に滑らかに被着されているため、照射レーザーの入射
角の低減などによってグレイン粒の成長が阻害されるこ
とが無く、十分に大きなグレイン粒径を有し、十分に低
抵抗化されたｐ−Ｓｉ（１４）が得られる。
（以下、ＥＬＡとする）により、ａ−Ｓｉを再結晶化
し、多結晶シリコン（ｐ−Ｓｉ）（１４）にする。この
時、エキシマレーザーのエネルギーは３４０ｍＪであ
る。前述のように、再結晶化されるａ−Ｓｉは、ゲート
電極（１１）エッジ部においても、そのテーパー状の下
地に滑らかに被着されているため、照射レーザーの入射
角の低減などによってグレイン粒の成長が阻害されるこ
とが無く、十分に大きなグレイン粒径を有し、十分に低
抵抗化されたｐ−Ｓｉ（１４）が得られる。
【００２０】続いて、図６に示すように、イオン注入の
マスクとなるストッパー（ＳＴ）をゲート電極（ＳＴ）
に合わせて形成する。即ち、ＳｉＯ2を２０００Åの厚
さに形成し、これをゲート電極をマスクにした裏面露光
により形成したレジストを用いてエッチングする。そし
て、図７に示すように、ｎ型不純物である燐（Ｐ）の１
回目のイオンドーピングを低ドーズ量５×１０↑12ｃｍ
↑-2（ここで、↑はべき乗を示す）で行うことで、ｐ−
Ｓｉ（１４）に不純物が低濃度にドーピングされたＬＤ
（lightlydoped）領域を形成するとともに、ストッパー
（ＳＴ）の直下には、ノンドープのチャンネル領域（Ｃ
Ｈ）が形成される。
マスクとなるストッパー（ＳＴ）をゲート電極（ＳＴ）
に合わせて形成する。即ち、ＳｉＯ2を２０００Åの厚
さに形成し、これをゲート電極をマスクにした裏面露光
により形成したレジストを用いてエッチングする。そし
て、図７に示すように、ｎ型不純物である燐（Ｐ）の１
回目のイオンドーピングを低ドーズ量５×１０↑12ｃｍ
↑-2（ここで、↑はべき乗を示す）で行うことで、ｐ−
Ｓｉ（１４）に不純物が低濃度にドーピングされたＬＤ
（lightlydoped）領域を形成するとともに、ストッパー
（ＳＴ）の直下には、ノンドープのチャンネル領域（Ｃ
Ｈ）が形成される。
【００２１】次に、図８に示すように、ストッパー（Ｓ
Ｔ）よりも大きなレジスト（Ｒ）をストッパー（ＳＴ）
を覆って形成し、これをマスクに燐（Ｐ）の２回目のイ
オン注入を高ドーズ量５×１０↑14ｃｍ↑-2で行う。こ
れにより、ドレイン（Ｄ）及びソース（Ｓ）となるｐ−
Ｓｉ（１４）の領域を高濃度にドーピングするととも
に、レジスト（Ｒ）直下の領域を低濃度領域（ＬＤ）及
びチャンネル領域（ＣＨ）に残す。なお、この際、不図
示のｐ−ｃｈＴＦＴ領域の全域にもレジストを被覆して
おくことで、ｎ型不純物イオンの注入を防いでいる。
Ｔ）よりも大きなレジスト（Ｒ）をストッパー（ＳＴ）
を覆って形成し、これをマスクに燐（Ｐ）の２回目のイ
オン注入を高ドーズ量５×１０↑14ｃｍ↑-2で行う。こ
れにより、ドレイン（Ｄ）及びソース（Ｓ）となるｐ−
Ｓｉ（１４）の領域を高濃度にドーピングするととも
に、レジスト（Ｒ）直下の領域を低濃度領域（ＬＤ）及
びチャンネル領域（ＣＨ）に残す。なお、この際、不図
示のｐ−ｃｈＴＦＴ領域の全域にもレジストを被覆して
おくことで、ｎ型不純物イオンの注入を防いでいる。
【００２２】続いて図示は省いたが、レジスト（Ｒ）を
剥離し、ｎ−ｃｈ領域の全域にレジストを被覆してｐ−
ｃｈＴＦＴとなる領域にｐ型不純物であるボロンのイオ
ン注入を行った後、レジストの剥離、及び、ストッパー
（ＳＴ）のエッチング除去を行う。そして、図９に示す
ように、保護膜（１５）となるＳｉＯ2を１０００Åの
厚さに成膜した後、ＳｉＯ2及びｐ−Ｓｉ（１４）を同
じ形状にエッチングすることにより島化し、チャンネル
領域（ＣＨ）、チャンネル領域（ＣＨ）の両側に低濃度
領域（ＬＤ）、及び、低濃度領域（ＬＤ）の更に外側に
高濃度のドレイン及びソース領域（Ｄ，Ｓ）を含んだｐ
−Ｓｉ（１４）と、ｐ−Ｓｉ（１４）上に保護膜（１
５）を形成する。引き続き、層間絶縁膜（１６）となる
ＳｉＯ2を２０００Åの厚さに成膜する。
剥離し、ｎ−ｃｈ領域の全域にレジストを被覆してｐ−
ｃｈＴＦＴとなる領域にｐ型不純物であるボロンのイオ
ン注入を行った後、レジストの剥離、及び、ストッパー
（ＳＴ）のエッチング除去を行う。そして、図９に示す
ように、保護膜（１５）となるＳｉＯ2を１０００Åの
厚さに成膜した後、ＳｉＯ2及びｐ−Ｓｉ（１４）を同
じ形状にエッチングすることにより島化し、チャンネル
領域（ＣＨ）、チャンネル領域（ＣＨ）の両側に低濃度
領域（ＬＤ）、及び、低濃度領域（ＬＤ）の更に外側に
高濃度のドレイン及びソース領域（Ｄ，Ｓ）を含んだｐ
−Ｓｉ（１４）と、ｐ−Ｓｉ（１４）上に保護膜（１
５）を形成する。引き続き、層間絶縁膜（１６）となる
ＳｉＯ2を２０００Åの厚さに成膜する。
【００２３】次に、図１０に示すように、ドレイン及び
ソース領域（Ｄ，Ｓ）上の保護膜（１５）及び層間絶縁
膜（１６）に、エッチング除去によりコンタクトホール
（ＣＴ）を形成した後、Ａｌ／Ｍｏをスパッタリングに
より５０００Å／１０００Åの厚さに連続成膜し、これ
をエッチングすることにより、コンタクトホール（Ｃ
Ｔ）を介して、各々ドレイン及びソース領域（Ｄ，Ｓ）
に接続するドレイン電極（１７）及びソース電極（１
８）を形成する。
ソース領域（Ｄ，Ｓ）上の保護膜（１５）及び層間絶縁
膜（１６）に、エッチング除去によりコンタクトホール
（ＣＴ）を形成した後、Ａｌ／Ｍｏをスパッタリングに
より５０００Å／１０００Åの厚さに連続成膜し、これ
をエッチングすることにより、コンタクトホール（Ｃ
Ｔ）を介して、各々ドレイン及びソース領域（Ｄ，Ｓ）
に接続するドレイン電極（１７）及びソース電極（１
８）を形成する。
【００２４】続いて、図１１に示すように、全面にパッ
シベーション膜（１９）となるＳｉ3Ｎ4を２０００Åの
厚さに成膜し、ソース電極（１８）上にエッチング除去
によりコンタクトホール（ＣＴ）を形成する。更に、感
光性のアクリル樹脂を１．２μｍの厚さに塗布成膜して
平坦化絶縁膜（２０）とし、これをリソグラフィーを用
いて感光させることでソース電極（１８）上を除去し、
コンタクトホール（ＣＴ）を完成する。
シベーション膜（１９）となるＳｉ3Ｎ4を２０００Åの
厚さに成膜し、ソース電極（１８）上にエッチング除去
によりコンタクトホール（ＣＴ）を形成する。更に、感
光性のアクリル樹脂を１．２μｍの厚さに塗布成膜して
平坦化絶縁膜（２０）とし、これをリソグラフィーを用
いて感光させることでソース電極（１８）上を除去し、
コンタクトホール（ＣＴ）を完成する。
【００２５】最後に、図１２に示すように、ＩＴＯを１
４００Åの厚さに成膜し、これをエッチングすることに
より表示電極（２１）を形成し、コンタクトホール（Ｃ
Ｔ）を介してソース電極（１８）に接続する。以上の工
程において、最下層にあるゲート電極（１１）は、前述
の如く、その断面形状がテーパー化されているため、ゲ
ート電極（１１）上に形成される各膜の下地被覆性が向
上されている。即ち、ゲート電極（１１）上層でＴＦＴ
を構成するゲート絶縁膜（１２，１３）、ｐ−Ｓｉ（１
４）等が、ゲート電極（１１）のエッジに当たる部分に
おいても滑らかに連なった膜層となるので、膜欠陥など
の問題が無くされる。特に、ｐ−Ｓｉ（１４）は、ゲー
ト電極（１１）のエッジの段差部分の角度が緩くなって
いるので、ＥＬＡ時の照射レーザーの入射角が低下して
再結晶化が阻害されグレイン粒の成長速度が低下し、Ｏ
Ｎ抵抗が増大するといった問題が防がれる。
４００Åの厚さに成膜し、これをエッチングすることに
より表示電極（２１）を形成し、コンタクトホール（Ｃ
Ｔ）を介してソース電極（１８）に接続する。以上の工
程において、最下層にあるゲート電極（１１）は、前述
の如く、その断面形状がテーパー化されているため、ゲ
ート電極（１１）上に形成される各膜の下地被覆性が向
上されている。即ち、ゲート電極（１１）上層でＴＦＴ
を構成するゲート絶縁膜（１２，１３）、ｐ−Ｓｉ（１
４）等が、ゲート電極（１１）のエッジに当たる部分に
おいても滑らかに連なった膜層となるので、膜欠陥など
の問題が無くされる。特に、ｐ−Ｓｉ（１４）は、ゲー
ト電極（１１）のエッジの段差部分の角度が緩くなって
いるので、ＥＬＡ時の照射レーザーの入射角が低下して
再結晶化が阻害されグレイン粒の成長速度が低下し、Ｏ
Ｎ抵抗が増大するといった問題が防がれる。
【００２６】図１から図３で説明したＣｒ膜のエッチン
グ方法は、ＴＦＴのゲート電極形成の他、画素領域外で
所定の変調を受けない光を遮断して見かけ上のコントラ
スト比を向上する遮光膜にも適用される。図１３は、図
１から図１２で説明した工程により製造されたＴＦＴ基
板が、液晶（４０）を挟んで対向基板と貼り合わせられ
てＬＣＤパネルを構成した時の単位画素部分の断面図で
ある。
グ方法は、ＴＦＴのゲート電極形成の他、画素領域外で
所定の変調を受けない光を遮断して見かけ上のコントラ
スト比を向上する遮光膜にも適用される。図１３は、図
１から図１２で説明した工程により製造されたＴＦＴ基
板が、液晶（４０）を挟んで対向基板と貼り合わせられ
てＬＣＤパネルを構成した時の単位画素部分の断面図で
ある。
【００２７】図１３において、ＴＦＴ基板に対向配置さ
れた対向基板は、基板（３０）の対向面上の、表示電極
（２１）の対応領域外にＣｒからなる遮光膜（３１）が
形成され、遮光層（３１）を覆った全面には、ＩＴＯか
らなる共通電極（３２）が形成されている。共通電極
（３２）は、液晶（４０）を挟んで全表示電極（２１）
に共通に対向し、表示電極（２１）により各々区画され
て液晶（４０）を誘電層とした画素容量を構成してい
る。
れた対向基板は、基板（３０）の対向面上の、表示電極
（２１）の対応領域外にＣｒからなる遮光膜（３１）が
形成され、遮光層（３１）を覆った全面には、ＩＴＯか
らなる共通電極（３２）が形成されている。共通電極
（３２）は、液晶（４０）を挟んで全表示電極（２１）
に共通に対向し、表示電極（２１）により各々区画され
て液晶（４０）を誘電層とした画素容量を構成してい
る。
【００２８】本実施形態では、遮光膜（３１）をゲート
電極（１１）と同様、図１から図３に示すＣｒ膜のエッ
チング方法を用いて形成することにより、エッジ部の側
壁の切り立ちが緩められたテーパー形状となっている。
このため、遮光膜（３１）を覆って形成された共通電極
（３２）の下地への被覆性が向上されている。即ち、遮
光膜（３１）のエッジに沿って共通電極（３２）のＩＴ
Ｏ膜が薄くなったり、段切れが起きて、画素容量領域で
の電圧が変動し、液晶（４０）へ印加される電界強度が
変化して表示品位が低下するといった問題が防がれる。
電極（１１）と同様、図１から図３に示すＣｒ膜のエッ
チング方法を用いて形成することにより、エッジ部の側
壁の切り立ちが緩められたテーパー形状となっている。
このため、遮光膜（３１）を覆って形成された共通電極
（３２）の下地への被覆性が向上されている。即ち、遮
光膜（３１）のエッジに沿って共通電極（３２）のＩＴ
Ｏ膜が薄くなったり、段切れが起きて、画素容量領域で
の電圧が変動し、液晶（４０）へ印加される電界強度が
変化して表示品位が低下するといった問題が防がれる。
【００２９】本発明は、Ｃｒを用いた微細配線加工技術
を改善したものであり、ここで挙げたように、ＴＦＴの
ゲート電極、あるいは、ＬＣＤの共通電極のみに限定さ
れるものではなく、ＴＦＴ、ＬＣＤの他、ＬＳＩにおい
ても、多層配線の下層に位置するＣｒ配線形成の全てに
適用されるものである。
を改善したものであり、ここで挙げたように、ＴＦＴの
ゲート電極、あるいは、ＬＣＤの共通電極のみに限定さ
れるものではなく、ＴＦＴ、ＬＣＤの他、ＬＳＩにおい
ても、多層配線の下層に位置するＣｒ配線形成の全てに
適用されるものである。
【００３０】
【発明の効果】以上の説明から明らかな如く、本発明に
より、Ｃｒ膜のエッチングにおいて、その断面をテーパ
ー形状にすることができた。これにより、ゲート電極配
線にＣｒを用いたボトムゲート型トランジスタにおいて
は、ゲート電極エッジの段差が緩和されるので上層の膜
の欠陥が防がれ、良好なトランジスタ特性が得られる。
また、液晶表示装置の画素領域外に形成される遮光膜に
用いることで、共通電極の段切れが防がれ、画素容量の
印加電圧が安定し、表示品位が向上される。
より、Ｃｒ膜のエッチングにおいて、その断面をテーパ
ー形状にすることができた。これにより、ゲート電極配
線にＣｒを用いたボトムゲート型トランジスタにおいて
は、ゲート電極エッジの段差が緩和されるので上層の膜
の欠陥が防がれ、良好なトランジスタ特性が得られる。
また、液晶表示装置の画素領域外に形成される遮光膜に
用いることで、共通電極の段切れが防がれ、画素容量の
印加電圧が安定し、表示品位が向上される。
【図１】本発明の実施形態にかかるＣｒ膜のエッチング
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】本発明の実施形態にかかるＣｒ膜のエッチング
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】本発明の実施形態にかかるＣｒ膜のエッチング
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図５】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図６】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図７】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図８】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図９】本発明のＣｒ膜のエッチング方法を用いた薄膜
トランジスタの製造方法を示す工程断面図である。
トランジスタの製造方法を示す工程断面図である。
【図１０】本発明のＣｒ膜のエッチング方法を用いた薄
膜トランジスタの製造方法を示す工程断面図である。
膜トランジスタの製造方法を示す工程断面図である。
【図１１】本発明のＣｒ膜のエッチング方法を用いた薄
膜トランジスタの製造方法を示す工程断面図である。
膜トランジスタの製造方法を示す工程断面図である。
【図１２】本発明のＣｒ膜のエッチング方法を用いた薄
膜トランジスタの製造方法を示す工程断面図である。
膜トランジスタの製造方法を示す工程断面図である。
【図１３】本発明のＣｒ膜のエッチング方法を用いた液
晶表示装置の単位画素部の断面図である。
晶表示装置の単位画素部の断面図である。
【図１４】従来の液晶セルの断面図である。
１，１０，３０ 基板 ２ Ｃｒ １１ ゲート電極 １２，１３ ゲート絶縁膜 １４ ｐ−Ｓｉ １５ 保護膜 １６ 層間絶縁膜 １７ ドレイン電極 １８ ソース電極 １９ パッシベーション膜 ２０ 平坦化絶縁膜 ２１ 表示電極 ３１ 遮光膜 ３２ 共通電極 ＣＨ チャンネル領域 ＬＤ 低濃度領域 Ｄ ドレイン領域 Ｓ ソース領域 ＣＴ コンタクトホール Ｒ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１９Ｂ 21/336 ６２７Ｃ (72)発明者 米田 清 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 基板上に形成されたＣｒ膜のエッチング
方法において、 前記Ｃｒ膜の所定の領域上にレジストを形成する工程
と、ウエットエッチングにより前記レジストが形成され
ていない領域の前記Ｃｒ膜を除去する工程と、ドライエ
ッチングにより前記レジストとその下に残された前記Ｃ
ｒ膜の露出された表面を適量除去することで前記Ｃｒ膜
の断面をテーパー化することを特徴とするＣｒ膜のエッ
チング方法。 - 【請求項２】 前記ドライエッチングは、エッチャント
として塩素系ガスと酸素の混合ガスを用いたことを特徴
とする請求項１記載のＣｒ膜のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7681196A JPH09263974A (ja) | 1996-03-29 | 1996-03-29 | Ｃｒ膜のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7681196A JPH09263974A (ja) | 1996-03-29 | 1996-03-29 | Ｃｒ膜のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09263974A true JPH09263974A (ja) | 1997-10-07 |
Family
ID=13616062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7681196A Pending JPH09263974A (ja) | 1996-03-29 | 1996-03-29 | Ｃｒ膜のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09263974A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| US6391791B1 (en) * | 1998-08-07 | 2002-05-21 | Ulvac Coating Corporation | Dry-etching method and apparatus, photomasks and method for the preparation thereof, and semiconductor circuits and methods for the fabrication thereof |
| WO2002015252A3 (en) * | 2000-08-16 | 2002-11-21 | Koninkl Philips Electronics Nv | A method for producing a metal film, a thin film device having such metal film and a liquid crystal display device having such thin film device |
| US6567136B1 (en) | 1998-12-14 | 2003-05-20 | Nec Corporation | Liquid crystal display device |
| US6933241B2 (en) | 2002-06-06 | 2005-08-23 | Nec Corporation | Method for forming pattern of stacked film |
| KR100615437B1 (ko) * | 2001-12-12 | 2006-08-25 | 엘지.필립스 엘시디 주식회사 | 배리어층을 가지는 구리 배선의 식각 방법 |
| KR100720433B1 (ko) * | 2000-08-30 | 2007-05-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 제조방법 |
| US7303945B2 (en) | 2002-06-06 | 2007-12-04 | Nec Corporation | Method for forming pattern of stacked film and thin film transistor |
| JP2008116531A (ja) * | 2006-11-01 | 2008-05-22 | Seiko Epson Corp | 遮光膜の形成方法及び電気光学装置の製造方法 |
| JP2009158940A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2016174180A (ja) * | 2009-07-31 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
-
1996
- 1996-03-29 JP JP7681196A patent/JPH09263974A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391791B1 (en) * | 1998-08-07 | 2002-05-21 | Ulvac Coating Corporation | Dry-etching method and apparatus, photomasks and method for the preparation thereof, and semiconductor circuits and methods for the fabrication thereof |
| US6844117B2 (en) | 1998-08-07 | 2005-01-18 | Ulvac Coating Corp. | Dry-etching method and apparatus, photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
| US6881991B2 (en) | 1998-08-07 | 2005-04-19 | Ulvac Coating Corporation | Dry-etching method and apparatus, photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
| US6567136B1 (en) | 1998-12-14 | 2003-05-20 | Nec Corporation | Liquid crystal display device |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| WO2002015252A3 (en) * | 2000-08-16 | 2002-11-21 | Koninkl Philips Electronics Nv | A method for producing a metal film, a thin film device having such metal film and a liquid crystal display device having such thin film device |
| KR100720433B1 (ko) * | 2000-08-30 | 2007-05-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 제조방법 |
| KR100615437B1 (ko) * | 2001-12-12 | 2006-08-25 | 엘지.필립스 엘시디 주식회사 | 배리어층을 가지는 구리 배선의 식각 방법 |
| US7317227B2 (en) | 2002-06-06 | 2008-01-08 | Nec Corporation | Method for forming pattern of stacked film |
| US7303945B2 (en) | 2002-06-06 | 2007-12-04 | Nec Corporation | Method for forming pattern of stacked film and thin film transistor |
| US6933241B2 (en) | 2002-06-06 | 2005-08-23 | Nec Corporation | Method for forming pattern of stacked film |
| US7781837B2 (en) | 2002-06-06 | 2010-08-24 | Nec Corporation | Stacked film including a semiconductor film having a taper angle, and thin film transistor including the stacked film |
| JP2008116531A (ja) * | 2006-11-01 | 2008-05-22 | Seiko Epson Corp | 遮光膜の形成方法及び電気光学装置の製造方法 |
| JP2009158940A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2016174180A (ja) * | 2009-07-31 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| US9786689B2 (en) | 2009-07-31 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US20180138211A1 (en) | 2009-07-31 | 2018-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing oxide semiconductor device |
| US10396097B2 (en) | 2009-07-31 | 2019-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing oxide semiconductor device |
| US10854638B2 (en) | 2009-07-31 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing display device |
| US11348949B2 (en) | 2009-07-31 | 2022-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11728350B2 (en) | 2009-07-31 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor |
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