KR20020041181A - 폴리실리콘형 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 폴리실리콘 박막트랜지스터 제조방법에 관한 것으로서, 기판에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 위로 게이트 절연막을 적층하고, 게이트막을 적층하는 단계, 패터닝 작업을 통해 게이트 패턴을 형성하고, 상기 게이트 패턴이 만들어진 기판에 불순물 주입을 실시하는 단계, 불순물 주입이 이루어진 상기 기판에 커버막을 적층하는 단계 및 커버막 적층 이후에 열활성화를 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 따라서, 폴리실리콘 박막트랜지스터의 제조공정에서 불순물 주입 활성화에 고비용의 레이져 어닐링 대신에 열활성화를 이용하는 것이 가능하다.

Description

폴리실리콘형 박막트랜지스터 제조방법{ Method of forming Polycrystalline Silicon type Thin Film Transistor }
본 발명은 폴리실리콘형 박막트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 불순물 주입을 실시하는 폴리실리콘형 박막트랜지스터 제조방법에 관한 것이다.
TFT LCD(Thin Film Transistor Liquid Crystal Display)는 표시장치의 화면를 이루는 개개 화소에 박막 트렌지스터를 형성하고 이 박막 트랜지스터를 이용하여 화소전극 전위를 조절하는 방식의 액정 표시장치이다. TFT의 형성에서 활성영역에 폴리실리콘층을 사용하는 폴리실리콘형 TFT LCD의 경우, 채널에서 캐리어의 이동도가 아몰퍼스 실리콘형에 비해 크다. 따라서, 구동회로용 IC(Integrated Circuit)를 위한 트랜지스터 소자를 유리 기판 상에 화소전극을 위한 스위칭 트랜지스터와 함께 형성할 수 있다. 그러므로, LCD 제작에서 모듈 공정의 비용을 절감할 수 있고 동시에 완성될 LCD의 사용 소비전력을 낮출 수 있다.
한편, 액정표시장치의 구동회로에서는 대개 N 채널 박막트랜지스터와 P 채널 박막트랜지스터를 동시에 사용한다. 따라서, 유리 기판에 구동회로용 IC를 형성하기 위해서는 불순물형이 다른 박막트랜지스터를 모두 형성하여야 한다. 그러므로,폴리실리콘형 TFT LCD의 경우 전체 공정이 복잡해지는 문제가 있다.
또한, 폴리실리콘형 박막트랜지스터의 소오스/드레인 형성은 통상 이온주입 공정을 통해 이루어진다. 이때 이온주입이 90keV 이상의 높은 에너지 및 높은 도즈로 이루어질 경우, 이온주입 에너지가 결국 대부분 열로 변환되어 기판에 허용될 수 없는 온도까지 기판 온도를 높여 공정을 불가능하게 할 수도 있다. 그리고, 이온주입 과정에서 이온주입시 입자 충돌에 의해 전달되는 높은 에너지가 기판상에 이온주입 마스크로 도포되어 있는 포토레지스트를 변성시켜 제거하기 어렵게 만드는 포토레지스트 버닝(Burnning) 현상을 일으킬 수 있다. 버닝 현상을 없애기 위해 포토레지스트 이온주입 마스크 대신 알미늄 함유 금속 게이트막 위에 보조 게이트 패턴으로 크롬 마스크를 사용하는 방법도 제시될 수 있으나, 그 제거가 불완전하고, 활성화 단계에서 알미늄과 반응하여 핀홀을 형성시키는 등의 다른 문제가 발생할 수 있다.
한편, 이온주입을 실시하는 경우, 이온주입에 의한 활성영역의 폴리실리콘층 손상을 치유하고, 주입된 이온을 확산 및 활성화시켜 TFT 소자가 적절한 성능을 갖게 하기 위해서는 활성화(annealing) 공정이 필요한다. 그런데, 순간적인 고온을 통해 높은 정도의 활성화를 가능하게 하는 장비인 레이저 장비의 상당수 장치는 고가이며, 사용에 따른 수명 감소가 심하여 공정의 비용을 높이는 중대한 요인이 된다.
본 발명은 폴리실리콘형 박막트랜지스터를 제조함에 있어서 전술한 불순물주입에 따른 문제점들을 해결하기 위한 것으로, 본 발명의 목적은, 레이저 활성화와 같은 고비용 단계를 대체하여 공정 비용을 줄일 수 있는 새로운 방식 폴리실리콘형 박막트랜지스터 제조방법을 제공하는 것이다.
또한, 바람직한 예를 통해, 공정 중에 포토레지스트 버닝과 같은 불량요인이 적은 새로운 폴리실리콘형 박막트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 불량요인이 적은 동시에 공정 단계의 수를 줄일 수 있는 새로운 폴리실리콘형 박막트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
도1에서 도11까지는 본 발명의 일 실시예에 따른 탑 게이트 폴리실리콘형 박막트랜지스터의 제조방법을 나타내는 공정 단면도이다.
도12는 도1에서 도11과 같은 과정을 통해 형성된 탑 게이트 폴리실리콘형 박막트랜지스터 액정표시장치의 개별 화소부 평면도이다.
※도면의 주요부분에 대한 부호의 설명
10: 기판 11: 블로킹층(blocking layer)
12: 버퍼 패턴(buffer pattern) 13: 폴리실리콘층
15: 게이트 절연막 17: 게이트막
21,31: 포토레지스트 패턴 23: 폴리실리콘층 패턴
25,35: 게이트 절연막 패턴 27,37: 게이트 패턴
26: 소오스 영역 28: 드레인 영역
34: LDD(Lightly doped drain) 40 커버막
41: 비아 절연막
42: 금속층 44: 게이트 라인
46: 보조 캐퍼시터 라인 51: 보호막
52,90: 화소전극 75,76,77: 콘택
86: 데이터 라인 89: 캐퍼시터 라인
91,92: 콘택 93: 연결판
상기 목적을 달성하기 위한 본 발명 폴리실리콘형 박막트랜지스터 제조방법은 기판에 폴리실리콘층을 형성하는 단계, 폴리실리콘층 위로 게이트 절연막을 형성하는 단계, 게이트 절연막 위로 게이트 패턴을 형성하는 단계, 게이트 패턴을 구비한 기판의 폴리실리콘층에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계, 게이트 패턴 위로 기판에 커버막을 형성하는 단계 및 커버막을 구비하는 기판에 대해 열활성화를 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
이때, 상기 게이트 패턴의 형성을 위해서 상기 게이트막 위로 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각 마스크로 상기 게이트막과 상기 게이트 절연막을 식각하는 단계가 구비되고, 상기 이온주입을 실시하는 단계에서 상기 포토레지스트 패턴이 이온주입 마스크로 사용되는 것이 통상적이다.
본 발명에서 상기 절연막은 실리콘 질화막이나 산화막으로 이루어질 수 있는데, 산화막의 경우 커버막 자체를 층간 절연막으로 하고, 이때, 열활성화는 400℃ 내지 500℃의 온도에서 30분 이상 이루어지는 것이 바람직하다.
또한, 상기 커버막을 실리콘 질화막으로 할 경우, 커버막은 500Å 이상 5000Å 이하의 두께로 형성하고, 열활성화는 400℃ 내지 450℃의 온도에서 30분 이상 이루어지는 것이 바람직하다.
본 발명에서 상기 커버막 적층 이후 열활성화가 바로 이어질 수 있으나, 보충적으로 비아 절연막 적층, 소오스/드레인 콘택 홀 형성, 소오스/드레인 전극층 적층 및 패터닝에 이어서 이루어지는 것도 가능하다. 이때, 소오스 드레인 전극층이 데이터 배선을 형성할 것이며, 하부가 도핑된 폴리실리콘이므로 전극층은 순수한 알미늄 보다 하부에 혹은 상하부에 몰리브덴 텅스텐 등이 있는 2중층이나 3중층으로 형성하는 것이 확산에 의한 스파이크를 막기에 바람직하다.
본 발명에서 불순물 주입은 30keV 이하의 불순물 저에너지 이온주입으로 이루어지는 것이 바람직하며, 특히 20keV 이하로 이루어지는 것이 바람직하다. 또한, 저에너지 이온주입의 도즈(does)량은 1015ions/cm2이상으로 이루어지는 것이 바람직하다. 통상 저에너지 이온주입은 게이트 절연막을 제거하고 폴리실리콘층에 직접 이루어짐을 전제로 한다.
본 발명은 폴리실리콘 박막트랜지스터를 전제로 하는 것이므로 대개의 실시에 있어서 구동회로부에 P형과 N형 트랜지스터가 함께 사용된다. 이 경우, 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 게이트 패턴과 게이트 절연막 패턴을 형성하고, 또한, 이온주입 마스크로 사용하여 이온주입을 실시하는 단계는 P형 트랜지스터 및 N형 트랜지스터 형성을 위해 각각 한번씩 실시되며, P 또는 N 형의 트랜지스터가 형성될 때는 N 또는 P 형의 활성영역은 포토레지스트 패턴으로 보호되는 것이 필요하다. 그리고, N형 트랜지스터 영역에는 대개 LDD 영역 혹은 오프 셋 영역이 형성될 수 있도록 세부적인 단계들이 구비된다.
본 발명은 저에너지 이온주입에서 보다 좋은 효과를 얻을 수 있다. 종래에 통상적인 고에너지 이온주입이 저에너지 이온주입으로 바뀌면, 게이트 절연막을 제거하여 소오스/드레인 영역의 폴리실리콘층을 노출시킨 상태에서 이온주입이 될 수 있으므로 불순물 도핑량이 늘어나고, 활성화를 위한 어닐링의 정도도 낮아질 수 있어 레이저 활성화 대신 열활성화를 실시하기에 용이하다.
이하 도면을 참조하면서 본 발명의 폴리실리콘형 박막트랜지스터의 제조방법을 실시예를 통해 좀 더 살펴보기로 한다.
도1을 참조하며, 유리 기판(10)에 블로킹층(11)으로 실리콘 산화막이 2000Å 적층된다. 그 위에 N형 불순물이 도핑된 아몰퍼스 실리콘 800Å이 증착되고 가공되어 버퍼 패턴(12)이 형성된다. 버퍼 패턴 위로 폴리실리콘층(13) 500Å 내지 800Å이 적층된다. 블로킹층(11)과 버퍼 패턴(12)은 본 발명에서는 통상 생략될 수 있다. 폴리실리콘층(13)은 불순물 도핑된 아몰퍼스 실리콘을 기판에 증착시킨 다음 레이저 결정화작업을 통해 형성한 것이다. 결정화작업 전에 기판의 후면에 증착되어 있던 아몰퍼스 실리콘은 제거시킨다.
도2를 참조하면, 도1의 상태에서 포토리소그래피와 에칭을 통해 박막트랜지스터의 활성영역을 구성할 폴리실리콘층 패턴(23)을 형성하고 포토레지스트를 제거한다. 그리고, 폴리실리콘층 패턴 위로 게이트 절연막(15)과 게이트막(17)을 적층한다. 게이트 절연막(15)은 실리콘 산화막을 1000Å 정도 적층하여 형성하며, 게이트막(17)은 주로 알미늄 네오디뮴(AlNd) 합금을 2000Å 내지 3000Å 적층하여 형성한다. 게이트막은 일반적으로 알미늄 함유금속과 몰리브덴 함유금속의 2층 구조, 경우에 따라서는 알미늄 함유금속과 크롬의 2층 구조를 사용할 수도 있다. 어느 경우든, 게이트 패턴을 형성하기 위한 식각에서 측벽이 완만한 경사를 형성할 수 있고, 이온주입 후의 어닐링 단계에서의 문제점이 없는 금속을 사용하는 것이 바람직하다.
도3은 도2의 상태에서 포토리소그래피와 에칭을 통해 N형 트랜지스터 영역의 게이트 패턴(27)을 형성한 상태를 나타낸다. 이때 P형 트랜지스터 영역은 포토레지스트로 보호된다. 포토리소그래피의 현상 단계에서 얻어지는 포토레지스트 패턴(21)은 측벽이 수직에서 일정 기울기로 형성되도록 한다. 그리고, 게이트막으로 이루어진 게이트 패턴(27)은 습식식각 같은 등방성 식각으로 형성되며, 포토레지스트 패턴(21)에서 폭이 줄어드는 언더 컷을 나타내면서 형성된다. 이때 언더 컷의 폭은 0.5 내지 1.5μm 정도로 형성한다.
그리고, 계속해서 게이트 절연막도 식각되는데 게이트 절연막 패턴(25)은 비등방성 식각을 통해 포토레지스트 패턴의 폭과 같은 폭, 즉, 게이트 패턴(27)보다 한쪽에서 0.5 내지 1.5μm 큰 폭으로 형성된다. 이때, 특히 주의할 것은 게이트 절연막을 식각할 때 아래 폴리실리콘층 패턴(23)이 손상되지 않도록 식각비가 10:1이상이 되는 에천트를 사용하는 것이 바람직하다는 것이다. 이런 에천트의 예로 아르곤에 CHF3를 혼합한 가스를 들 수 있다.
도4를 참조하면, 도3의 상태에서 포토레지스트 패턴을 제거하지 않고 N형 저에너지 이온주입을 실시한다. N형 이온주입 물질로는 PH3를 흔히 사용하며, 단위 Cm2당 1.0E15 내지 5.0E15 입자의 고도즈(high dose) 이온주입을 기준으로 30KeV 이하, 본 실시예에서는 20KeV의 저에너지 이온주입을 실시한다. 종래의 경우, 같은 도즈에 대해 90KeV 정도의 고에너지 이온주입을 하였다. 이온주입 에너지를 줄일 수 있게 된 것은 게이트 절연막 패터닝을 통해 소오스/드레인 영역의 폴리실리콘층을 덮는 게이트 절연막이 제거되기 때문이다.
즉, 주입되는 이온이 게이트 절연막층을 통과할 필요가 없으므로 폴리실리콘층 패턴(23)에 투사되는 에너지를 줄일 수 있다. 에너지 감소에 따라 기판에서의 열발생도 줄어든다. 또한, 포토레지스트와 주입되는 불순물 이온이 충돌에 의한 작용도 줄어들어 포토레지스트 버닝 같은 경화현상도 막을 수 있다. 그리고, 게이트 절연막이 없고 이온주입 에너지가 낮아 이온화율이 높으므로 소오스/드레인 영역의 폴리실리콘층에 투입되는 이온의 수는 동일 수준 도즈량의 고에너지 이온주입에 비해 2내지 3배로 늘어난다. 또한, 이온주입시 폴리실리콘층에 대한 충격량이 작아 이온주입 손상이 줄어든다.
저에너지 이온주입에 따른 이상의 효과는 중요한 것이다. 주입 이온수가 많은 것은 소오스/드레인의 도전성이 높고, 채널 전류가 증가될 수 있다는 것이며,이온주입 충격에 따른 손상이 줄어든다는 점과 함께 동일한 도즈량을 사용한 종래의 고에너지 이온주입에 비해 활성화 공정이 완화될 수 있다는 것을 의미한다.
또한, 활성화 공정이 완화되는 경우, 활성화를 위한 온도상승과 이에 따른 부작용도 줄일 수 있을 것이다.
도5를 참조하면, 도4의 상태에서 포토레지스트 패턴을 제거하고 N형 불순물을 저농도 고에너지 이온주입을 실시하여 게이트 절연막으로 덮이고, 게이트 패턴으로 덮이지 않은 부분에 LDD(Lightly Doped Drain:34) 구조를 형성한다. 이때의 이온주입 농도는 단위 제곱 센티메터당 1.0E12 내지 8.0E12 정도로 앞선 단계의 1/1000 수준이며 입사 에너지는 90KeV 정도이다. 이 단계에서는 포토레지스트 패턴이 제거된 상태이고 저도즈로 이온주입을 하므로 고에너지로 별다른 문제없이 이온주입을 실시할 수 있다.
한편, 저농도 고에너지 이온주입을 실시하지 않고 다음 단계로 진행될 수 있는데 이 경우에는 LDD 구조가 아닌 오프 셋(OFF SET) 구조가 N형 박막트랜지스터에 형성된다. 또한, 본 실시예의 LDD 구조는 구동회로부의 N형 트랜지스터에 대해서만 적용되고, 화소부에는 적용되지 않을 수 있다. 이 경우 구동회로부와 화소부를 구분하기 위한 별도의 추가 공정이 필요하다.
도6에 따르면, 도5의 상태에서 포토리소그래피를 통해 포토레지스트 패턴(31)을 형성하고 P형 트랜지스터 영역에서 식각을 통해 게이트 패턴(37)과 게이트 절연막 패턴(35)을 형성한다. 그리고, P형 고농도 저에너지 이온주입을 실시한다. 이때, 게이트 절연막을 게이트막과 함께 식각하며, LDD를 형성할 필요가 없으므로 게이트막에 대해서도 비등방성 식각을 실시한다. N형 트랜지스터 영역은 포토레지스트로 커버된다.
이때, 이온주입에서 사용되는 도즈량과 에너지는 N형 고농도 저에너지 이온주입의 경우와 동일한 수준이며, 이온주입에 사용되는 물질로는 B2H6를 들 수 있다.
이상에서 본 실시예는 N형 트랜지스터를 먼저 형성하고 P형 트랜지스터를 형성하고 있으나 순서를 바꾸어 형성할 수도 있을 것이다.
도7을 참조하면, 도6의 상태에서 애싱 등으로 포토레지스트를 제거한다. 그리고, 기판 전면에 걸쳐 커버막(40)을 적층한 후 열활성화를 실시한다. 이때 사용되는 열활성화는 레이저 장비를 사용하지 않고 통상의 노(furnace) 등의 가열수단을 사용한다. 이때, 커버막(40)은 열활성화 단계에서 활성영역의 폴리실리콘층을 안정화하는 역할을 하는 것으로 생각된다.
본 발명과 대비할 때, 레이저 활성화를 실시하는 것은 가능하고 특성면에서 활성화 효과가 뛰어나다. 그러나 고가의 소모품인 레이저 장비의 여러 장치를 사용해야 함을 고려하면 공정 비용에서 불리하다. 한편, 절연막을 형성하지 않은 상태에서 폴리실리콘층을 노출시켜 열활성화를 실시하는 것은 활성화의 효과가 떨어지고, 특히, 공정의 통제가 어렵고 재현성이 떨어지므로 실 공정에 사용이 어렵다는 문제를 보인다.
본 예에서 커버막(40)은 채널 전류를 증가시키는 데 유리하다는 측면에서 실리콘 질화막을 500 내지 5000Å 두께로 적층하여 사용한다. 두께가 너무 얇은 경우기판상의 구조에 의한 단차로 인해 단점이 생길 수 있고, 통상의 층간 절연막에 해당하는 8000Å 이상에서는 열스트레스 등으로 크랙이 발생하여 완성된 장치에서 누전(leakage)가 발생하기 쉬우므로 1000 내지 2000Å 두께가 바람직하다. 이 경우, 층간 절연막을 완성하기 위해서는 열활성화 이후 다시 추가로 비아 절연막을 적층할 필요가 있다. 열활성화를 위해서는 노의 온도를 400 내지 450℃로 30분 이상 유지하는 것이 요구된다. 노의 온도가 높으면 시간을 줄일 수 있으나 실리콘 질화막이 열스트레스를 받기 쉽고, 온도가 낮으면 활성화가 잘 이루어지지 않거나 장시간 소요된다. 450℃의 경우 30분 이상, 400℃의 경우 2시간 이상이 적합하다.
커버막(40)으로 실리콘 산화막도 가능하다. 산화막은 통상 질화막에 비해 채널 전류 특성이 떨어지나, 비유전율이 낮아 기생 용량 등의 관점에서 유리하고, 별도의 추가적 절연막 형성 없이 층간 절연막 두께인 8000Å 두께를 한꺼번에 적층하고 열활성화를 실시할 수 있다. 이 경우, 400 내지 500℃의 온도로 30분 이상 노의 온도를 유지하는 것이 바람직하다.
도8을 참조하면, 도7의 상태에서 비아 절연막(41)을 추가로 적층하여 2층 구조의 층간 절연막을 형성하고 층간 절연막에 콘택 홀 형성을 위한 패터닝을 실시한다. 비아 절연막(41)은 열활성화를 위해 적층된 커버막을 이루는 실리콘 질화막과 합하여 층간 절연막의 총 두께가 4000Å 이상, 바람직하게는 6000Å 내지 8000Å 정도의 두께를 이루도록 적층한다. 커버막이 실리콘 산화막인 경우에도 비아 절연막의 두께를 동일하게 적용할 수 있다. 경우에 따라서는 열활성화 후에 감광성 유기막으로 비아 절연막을 형성하기도 한다. 이 경우 패터닝을 위한 별도의 포토레지스트 적층을 별도로 시행할 필요가 없으므로 공정을 단순화할 수 있다. 콘택홀은 박막트랜지스터의 소오스/드레인 영역에서 폴리실리콘층을 노출시키도록 층간 절연막에 형성된다.
도9를 참조하여 설명하면, 도8의 상태에서 콘택과 배선을 위한 금속층(42)을 적층하고 패터닝한다. 결과로 데이터 배선, 콘택을 포함하는 소오스/드레인 전극이 형성된다. 예로써, 금속층은 알미늄 함유막, 몰리브덴 텅스텐(MoW) 합금층과 알미늄 네디뮴 합금층의 이중막, 몰리브덴 텅스테능 알미늄 네오디뮬 상하에 적층한 3중막 등으로 형성될 수 있다.
한편, 비아 절연막(41)과 커버막으로 이루어진 층간 절연막을 패터닝하여 콘택홀을 형성한 상태에서 금속층(42)을 적층하기 전에 폴리실리콘층 패턴(23)과 금속층(42)의 콘택 계면에서 면저항이 크게 나타나 인가전압을 강하시키고 트랜지스터의 기능을 저하시키는 경우가 많이 있다. 이런 계면저항의 문제를 줄이기 위해서는 금속층(42)을 적층하기 전에 계면의 저항성 물질들을 제거한다. 이때 저항으로 작용하기 쉬운 유기물과 표면 산화물은 각각 성질이 다르므로 두가지 저항물질을 공정을 구분하여 클리닝하는 것이 바람직하다.
예로써, 산화막 제거를 위해 불산(HF) 혹은 CF4와 산소의 혼합가스 등을 공급하면서 플라즈마 클리닝을 실시한 다음 아르곤 등을 사용하여 플라즈마를 인가하는 건식 클리닝을 실시하는 방법을 들 수 있다. 식각선택비를 높이기 위해 불산 습식 식각을 실시할 경우 콘택 홀 저면의 도핑된 폴리실리콘층의 소모를 줄여 버퍼층생략을 용이하게 한다. 이때 구동회로부에서는 게이트 패턴의 상부가 드러나는 곳이 있을 수 있으므로 게이트 패턴의 상부는 불산 습식 식각에 견딜 수 있는 몰리브덴 등을 채택하는 것이 필요하다.
또한 폴리실리콘과 금속막의 접촉면에 대한 도전성을 높이기 위해 350℃ 내지 450℃로 열처리를 통해 합금화를 실시한다. 이런 합금화는 전단계의 열활성화를 생략하고 금속층(42)을 적층한 상태에서 열활성화와 동시에 실시될 수 있다.
도10을 참조하면, 도9의 상태에서 위에 보호막(51)을 형성하고 비아홀 형성을 위한 패터닝을 실시한다. 보호막(51)으로는 유기막과 무기막을 모두 사용할 수 있는데 흔히 감광성 유기막을 2 내지 5um 정도, 가령, 3μm 정도의 두께로 두껍게 형성한다. 특히, 반사형 혹은 부분 반사형(투과반사 혼합형) TFT LCD의 경우 보호막 상면에 굴곡을 형성하여 마이크로 렌즈의 역할을 하게 할 수 있다.
도11은 도10의 상태에서 투명전극층을 400℃ 정도로 적층하고 패터닝하여 화소전극(52)을 형성한 상태를 나타낸다. 투명전극으로는 가장 효율성이 좋은 ITO(Indium Tin Oxide)를 많이 사용하나 대신 IZO(Indium Zinc Oxide)등을 사용할 수도 있다. 반사형의 경우는 화소전극으로 알미늄, 은, 알미늄 함유 금속이나 은을 주로한 APC(Ag:Pd:Cu=98:1:1)를 사용할 수 있다.
도12는 도1에서 도11과 같은 과정을 통해 형성된 톱 게이트형 폴리실리콘 박막트랜지스터 액정표시장치의 개별 화소부 평면도를 나타낸 것이다. LDD영역은 별도로 표시되지는 않았으나 게이트 절연막이 남아있는 곳과 액티브 영역 즉, 폴리실리콘이 있는 영역이 겹치는 부분에 형성된다. 드레인 영역(28)은 콘택(76)을 통해드레인 전극 및 데이터 라인(86)과 연결되고 소오스 영역(26)은 콘택을 통해 소오스 전극과 연결되고 결국 소오스 전극 위로 형성되는 콘택(91) 및 이 콘택(91)과 연결되는 연결판(93) 그리고 화소전극과 함께 형성되는 콘택(92)을 통해 화소전극(90)과 연결되고 있다. 게이트 전극은 하나의 게이트 라인(44)를 이루고 있으며, 도1 내지 도11을 통해 별도로 게이트 패턴과 구분하지 않은 보조 캐퍼시터 전극도 보조 캐퍼시터 라인(46)으로 형성되어 있다.
아래의 (표1) 및 (표2)는 본 발명을 적용한 일 실시예에서의 결과로서 활성영역에서의 면저항 값이다. (표1)은 이온주입의 에너지를 달리하면서 도즈량 1015ions/square centimeter로 이온주입을 실시하고, 1000Å 두께의 실리콘 산화막을 보호막으로 덮은 다음 450℃의 온도로 1시간 정도 열처리를 실시한 상태에서 소오스/드레인층의 여섯 개의 임의의 위치에서 면저항을 측정한 결과값이다. 또한, (표2)는 다른 조건은 동일한 상태에서 이온주입 도즈량을 3×1015ions/square centimeter로 실시한 결과를 나타낸다.
[표 1]
위치별 평균 저항값(오옴/제곱 마이크로 메터) 전체 평균
1 2 3 4 5 6
15keV 2108 2172 1950 2090 2187 2197 2117
20keV 2755 2864 2548 2747 2886 2789 2765
25keV 12,570 18370 16230 18390 18350 13040 16160
(도즈량 1015ions/square centimeter)
[표 2]
위치별 평균 저항값(오옴/제곱 마이크로 메터) 전체 평균
1 2 3 4 5 6
15keV 1443 1475 1343 1433 1487 1469 1442
20keV 12950 16950 17860 18630 15170 11200 15460
25keV - - - - - - -
(도즈량을 3×1015ions/square centimeter)
(표2)에서의 25keV에 대한 측정값은 콘택 저항으로는 너무 높은 값이므로 실질적으로 불가능한 것으로 나타난다. 이상의 결과에서 이온주입 에너지는 15keV 가 적당하며, 이 에너지에서는 도즈량이 높은 것이 캐리어를 증가시키므로 도전성을 높여주는 것으로 나타난다. 그러나 더 높은 에너지대에서는 도즈량이 높으면 결정 손상을 높이므로 통상적인 시간대의 열처리로는 저항을 증가시키는 것으로 나타난다. 온도를 400℃로 하는 것은 열처리의 시간증가에 따라 어느 정도 저항을 낮출 수 있으나 통상의 열처리 시간대에서 적합하지 않은 것으로 나타나며, 온도가 450℃에서는 1시간이면 충분히 열처리의 효과를 가지는 것으로 보인다.
본 발명에 따르면, 폴리실리콘형 박막트랜지스터의 제조공정에서 고비용의 레이져 장비 사용을 줄일 수 있으므로 전체 공정비용을 줄일 수 있다. 또한, 소오스/드레인 저항이 줄어들 경우 폴리실리콘과 금속층 사이에서 콘택의 신뢰성을 높이는 역할을 하는 버퍼 생략이 가능하여 공정 단계를 줄일 수 있다.

Claims (21)

  1. 기판에 폴리실리콘층을 형성하는 단계,
    상기 폴리실리콘층 위로 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위로 게이트 패턴을 형성하는 단계,
    상기 게이트 패턴을 구비한 기판의 상기 폴리실리콘층에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계,
    상기 게이트 패턴 위로 기판에 커버막을 형성하는 단계 및
    상기 커버막을 구비하는 기판에 대해 열활성화를 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 커버막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 커버막은 500 내지 8000 옹스트롬(Å)으로 형성하고,
    상기 열활성화는 400 내지 500도(℃)의 온도에서 30분 이상 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  4. 제 2 항에 있어서,
    상기 커버막 위로 비아 절연막을 더 적층하여 두께 4000 옹스트롬 이상의 2층 구조의 층간 절연막을 형성하는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  5. 제 4 항에 있어서,
    상기 열산화는 상기 커버막 형성 후 상기 비아 절연막 형성 전에 400 내지 500 도의 온도에서 30분 이상 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 커버막은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 커버막은 500 내지 5000Å의 두께로 이루어지며,
    상기 열활성화는 400 내지 450℃의 온도에서 30분 이상 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  8. 제 6 항에 있어서,
    상기 커버막 위로 비아 절연막을 더 적층하여 두께 4000 옹스트롬 이상의 2층 구조의 층간 절연막을 형성하는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  9. 제 8 항에 있어서,
    상기 열산화는 상기 커버막 형성 후 상기 비아 절연막 형성 전에 400 내지 500 도의 온도에서 30분 이상 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  10. 제 1 항에 있어서,
    상기 열활성화는 상기 커버막을 적층한 후 비아 절연막을 더 적층하여 층간 절연막을 형성하고,
    상기 층간 절연막에 콘택 홀을 형성하고,
    상기 콘택 홀 위로 기판에 소오스/드레인 전극층을 적층한 이후에 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  11. 제 1 항에 있어서,
    상기 커버막 위로 감광성 유기막으로 이루어진 비아 절연막을 더 적층하여 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 콘택 홀을 형성하는 단계,
    상기 콘택 홀 위로 기판에 소오스/드레인 전극층을 적층하고 패터닝하여 소오스/드레인 전극을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  12. 제 1 항에 있어서,
    상기 불순물 주입은 30keV 이하의 에너지로 이루어지는 이온주입인 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  13. 제 1 항에 있어서,
    상기 불순물 주입은 도즈(does)량이 1015ions/cm2이상으로 이루어지는 이온주입인 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  14. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    게이트막을 적층하고,
    상기 게이트막 위로 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각 마스크로 상기 게이트막과 상기 게이트 절연막을 식각하여 패턴을 형성하는 공정을 구비하고,
    상기 불순물 주입을 실시하는 단계에서 상기 포토레지스트 패턴을 이온주입마스크로 사용하는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  15. 제 14 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 공정,
    상기 포토레지스트 패턴을 식각마스크로 식각을 통해 게이트막 패턴과 게이트 절연막 패턴을 형성하는 공정 및
    상기 포토레지스트 패턴을 이온주입 마스크로 불순물 이온주입을 실시하는 공정은
    P형 트랜지스터 및 N형 트랜지스터 형성을 위해 각각 한번씩 실시되며,
    P 또는 N 형의 트랜지스터가 형성될 때는 N 또는 P 형의 트랜지스터 영역은 포토레지스트 패턴으로 보호되는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  16. 제 1 항에 있어서,
    상기 게이트 패턴이 N형 불순물이 주입되는 N형 트랜지스터 영역의 게이트 패턴인 경우, 상기 게이트 패턴을 형성하는 식각은 언더컷을 형성할 수 있는 등방성 식각이고,
    상기 불순물 주입을 30keV 이하의 저에너지 이온주입으로 한 후 상기 불순물 주입에 비해 상대적으로 저도즈 이온주입으로 상기 언더컷에 대응하는 활성영역을 LDD(ligntly doped drain) 영역으로 형성하는 단계를 더 구비하여 이루어지는 것을특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  17. 제 1 항에 있어서,
    상기 폴리실리콘층의 형성전에 상기 기판에 불순물이 포함된 아몰퍼스 실리콘으로 이루어진 버퍼 패턴을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  18. 제 1 항에 있어서,
    상기 기판에 대한 열활성화를 실시하는 단계 후에
    상기 폴리실리콘층이 소오스/드레인 영역을 노출시키도록 상기 커버막에 콘택 홀 형성을 위한 패터닝을 실시하는 단계,
    콘택 및 배선을 위한 금속층을 적층하고 패터닝하는 단계,
    보호막을 적층하고 상기 금속층으로 이루어진 소오스 전극이 노출되도록 비아 홀을 패터닝으로 형성하는 단계 및
    화소전극층을 적층하고 패터닝하여 화소전극을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  19. 제 18 항에 있어서,
    상기 보호막은 유기막 혹은 무기막으로 형성하고, 두께 2 내지 5 마이크로 메터로 형성하는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
  20. 제 18 항에 있어서,
    상기 보호막 상면에 굴곡 주어 마이크로 렌즈를 형성하는 것을 특징으로 하는 폴리실리콘 박막트렌지스터 제조방법.
  21. 제 18 항에 있어서,
    상기 화소전극은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 알루미늄 합금, 알루미늄, 은, 은 합금 가운데 하나로 이루어지는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 제조방법.
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