KR100693246B1 - 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 - Google Patents

탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 Download PDF

Info

Publication number
KR100693246B1
KR100693246B1 KR1020000031644A KR20000031644A KR100693246B1 KR 100693246 B1 KR100693246 B1 KR 100693246B1 KR 1020000031644 A KR1020000031644 A KR 1020000031644A KR 20000031644 A KR20000031644 A KR 20000031644A KR 100693246 B1 KR100693246 B1 KR 100693246B1
Authority
KR
South Korea
Prior art keywords
pattern
gate
forming
layer
ion implantation
Prior art date
Application number
KR1020000031644A
Other languages
English (en)
Other versions
KR20010110917A (ko
Inventor
김상갑
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000031644A priority Critical patent/KR100693246B1/ko
Publication of KR20010110917A publication Critical patent/KR20010110917A/ko
Application granted granted Critical
Publication of KR100693246B1 publication Critical patent/KR100693246B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates

Abstract

본 발명은 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법에 관한 것으로서, 기판에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴 위로 2중층 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위로 게이트막을 적층하는 단계, 포토리소그래피를 통해 포토레지스트 패턴을 형성하고 이를 식각마스크로 식각을 실시하여 게이트 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 상층 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이온주입 마스크로 고농도 저에너지 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 탑 게이트 방식의 폴리실리콘 박막트랜지스터의 제조공정에서 이온주입에너지를 줄일 수 있고 반도체층의 전도성을 강화시켜 버퍼의 필요성이 줄어들고, 어닐링의 투입 에너지를 줄이는 효과를 가진다.

Description

탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 { Method of forming top gate type Thin Film Transistor }
도1에서 도6까지는 종래의 예에 따른 탑 게이트형 폴리실리콘 박막트랜지스터의 제조방법을 나타내는 공정 단면도이다.
도7에서 도11까지는 본 발명의 일 실시예에 따라 톱 게이트형 폴리실리콘 박막트랜지스터를 제조하는 방법을 나타내는 공정 단면도이다.
도12a에서 도12E는 본 발명에 따라 형성된 N형 및 P형 박막트랜지스터에서의 특성을 나타내는 특성도이다.
※도면의 주요부분에 대한 부호의 설명
10: 기판 11: 블로킹층(blocking layer)
12: 버퍼 패턴(buffer pattern) 13,113: 폴리실리콘 패턴
15,115: 게이트 절연막 26,126: 게이트막
27,28,127,128: 게이트막 패턴 36: 크롬층
38: 크롬층 게이트막 패턴 41,141: 콘택홀
51,151: 소오스/드레인 전극 61,161: 보호막
63,163: 비아홀(via hole) 65,165: 화소전극
116: 게이트 절연막 하층 117: 게이트 절연막 상층
131,135: 소오스/드레인 영역 134: 포토레지스트 패턴
138: 게이트 절연막 상층 패턴 143: LDD 영역
본 발명은 탑 게이트(Top Gate)형 폴리실리콘 박막트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 노광 마스크 사용을 줄일 수 있는 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법에 관한 것이다.
TFT LCD는 표시장치의 화면를 이루는 개개 화소에 박막 트렌지스터를 형성하고 이 박막트랜지스터를 이용하여 화소전극 전위를 조절하는 방식의 액정 표시장치이다. 박막 트렌지스터는 반도체 박막을 이용하여 대개 유리 기판 상에 형성되며, 반도체 박막으로 폴리 실리콘을 사용한 것이 폴리실리콘 박막트랜지스터이다.
폴리 실리콘은 아몰퍼스 실리콘에 비해 캐리어의 이동도가 크다. 따라서, 구동회로용 IC를 위한 트랜지스터 소자를 유리 기판 상에 화소전극을 위한 스위칭 트랜지스터와 함께 형성할 수 있다. 그러므로, LCD 제작에서 모듈 공정의 비용을 절감할 수 있고 동시에 완성될 LCD의 사용 소비전력을 낮출 수 있다.
도1 내지 도6은 대한민국 특허출원번호 제98-53796호에 나타난 액정표시장치에 사용되는 톱 게이트형 폴리실리콘 박막트랜지스터 형성방법을 나타내기 위한 공정 단면도이다.
도1에 따르면, 글래스 기판(10)에 블로킹층(11)으로 실리콘 산화막을 2000Å 적층한다. 그리고, 블로킹층(11) 위에 N형 불순물이 도핑된 아몰퍼스 실리콘으로 이루어진 버퍼 패턴(12)을 형성한다. 버퍼 패턴 형성을 위해 하나의 노광 마스크를 사용한다.
도2를 참조하면, 도1의 상태에서 그 위로 폴리실리콘층 500Å 내지 800Å을 적층한다. 포토리소그래피와 에칭을 통해 트랜지스터의 액티브 영역을 구성할 폴리실리콘 패턴(23)을 형성한다. 그리고, 에칭 마스크로 사용된 포토레지스트 패턴(미도시)을 제거한 다음 그 위로 게이트 절연막(15)과 게이트막(17)을 적층한다. 게이트 절연막은 실리콘 산화막이나 실리콘 질화막으로 형성된다. 폴리실리콘 패턴(23) 형성을 위해서 하나의 노광 마스크가 사용된다.
도3은 도2의 상태에서 포토리소그래피와 에칭을 통해 P형 트랜지스터 영역의 게이트막 패턴(27)을 형성한 상태를 나타낸다. 게이트막(26)은 알미늄이나 알미늄 네오디뮴 합금을 많이 사용한다. 이때 N형 트랜지스터 영역은 포토레지스트로 보호된다. 그리고, 대개 포토레지스트 패턴을 제거한 상태에서 P형 고 도즈 이온주입을 실시하여 P형 트랜지스터의 소오스/드레인 영역을 형성한다. 이온주입은 대개 80 ~ 90kev 정도의 고에너지로 진행된다. N형 트랜지스터 영역은 전체가 게이트막(26)으로 덮여 P형 이온주입이 이루어지지 않는다.
도4를 참조하면, P형 트랜지스터의 소오스/드레인 영역이 형성된 상태에서 기판에 크롬층(36)을 전면에 적층한다. 그리고, N형 트랜지스터 영역에서 노광 마스크를 사용하는 패터닝을 통해 캐퍼시터 전극을 포함하는 알미늄 합금층 게이트막 패턴(28)과 크롬층 게이트막 패턴(38)으로 이루어진 2중층 게이트막 패턴을 형성한 다. P형 트랜지스터 영역은 전체적으로 크롬층(36)으로 덮여 있다. 2중층 게이트막 패턴은 등방성 식각을 이용하여 상층인 크롬층 게이트막 패턴(38) 폭이 하층인 알미늄 합금층 게이트막 패턴(28)의 폭보다 넓은 언더컷 형태를 가지도록 한다. 패터닝에 사용된 포토레지스트 패턴을 제거하고 다음으로 N형 고 도즈 이온주입을 실시한다. 그리고, 도4의 상태에서 상층 2중층 게이트막 패턴의 상층인 크롬층 게이트막 패턴(38)을 식각으로 제거하고 다시 저 도즈 N형 이온주입을 실시한다.
도5를 참조하면, N형 트랜지스터 영역과 P형 트랜지스터 영역에 이온주입시 손상된 결정 구조를 보상하기 위해 레이져 어닐링을 실시한 기판에 층간절연막을 전체적으로 적층하거나 혹은 게이트 절연막(15)이 존재하는 상태로 트랜지스터의 소오스/드레인 영역에 콘택 홀(41)을 형성한다. 콘택 홀(41) 형성에서 노광 마스크가 사용된다.
그리고, 콘택 홀(41)이 형성된 기판에 금속층을 적층하고 다시 노광 마스크를 사용하는 패터닝 작업을 통해 금속층을 패터닝하여 콘택 홀(41)을 채우며 게이트 절연막(15) 위에 형성되는 소오스/드레인 전극(51) 및 데이터 라인(미도시) 등을 완성한다.
도6을 참조하면, 다시 소오스/드레인 전극(51) 위로 유기 절연막 등을 이용하여 보호막(61)을 형성하고 노광 마스크를 사용하는 패터닝을 통해 비아(VIA) 홀(63)을 형성한다.
그리고, 비아 홀(63)을 채우도록 투명전극층이나 반사전극층으로 이루어진 화소전극층을 형성하고 패터닝하여 화소전극(65)을 완성한다.
이상에서 본 바와 같이 폴리실리콘형 박막트랜지스터 형성에는 8장의 노광 마스크가 사용되어 공정에 부담이 된다. 그리고, 고에너지 이온주입을 하기 때문에 어닐링의 부담이 크다. 또한, 크롬층을 알미늄층 위에 형성하여 LDD형성을 돕고 이온주입 마스크의 역할을 하게 하는데 이온주입에 의해 표층이 영향을 받은 크롬층이 식각 제거 과정에서 충분히 제거되지 않고 후속 아닐링 공정 등에서 하층의 네오디뮴 등과 반응하여 게이트 라인이 단절되거나 핀홀을 형성하는 등의 문제가 있었다.
또한 2중층 게이트막으로 이루어진 게이트 패턴은 상층에 크롬을 사용하면서 등방성 식각시 측방에서 식각이 진행된 관계로 측벽이 수직과 이루는 각이 80°정도로 크다. 게이트 패턴이 이렇게 단차가 확연하게 형성되고 그 위에 적층되는 층간절연막의 두께가 얇아 단차가 그대로 드러날 경우 게이트 패턴 위로 지나가게 되는 데이터 배선은 게이트 패턴으로 인하여 단차가 드러난 곳에서 적층 불균일 및 스트레스 작용으로 배선 일부가 떼어져 나가고 폭이 줄어드는 노치(notch) 현상 혹은 배선이 절단되는 단선현상이 발생하기 쉽다.
따라서, 본 발명은 상기 문제점들을 제거하는 것을 그 목적으로 한다.
본 발명의 한 목적은 폴리실리콘형 박막트랜지스터를 제조함에 있어서 노광 마스크의 수를 줄여 공정을 단순화시키는 것이다.
본 발명의 또다른 목적은 이온주입 공정에서 저에너지 이온주입을 가능하게 하여 어닐링의 필요성을 줄이고, 이온주입시 영향을 받은 크롬층이 잘 제거되지 않 아 후속 어닐링 공정에서 문제가 생기는 것을 방지할 수 있는 폴리실리콘형 박막트랜지스터 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 폴리실리콘 박막트랜지스터 제조방법은 기판에 폴리실리콘 패턴을 형성하는 단계, 폴리실리콘 패턴이 형성된 기판 위로 식각 선택비를 가질 수 있는 2중층 게이트 절연막과 게이트막을 차례로 형성하는 단계, 2중층 절연막 가운데 상층과 게이트막을 패터닝하되 게이트막 패턴의 폭이 상층 절연막 패턴의 폭에 비해 상대적으로 좁게 형성시키는 단계, 이온주입을 실시하여 동시에 LDD형 소오스/드레인 구조를 형성하는 단계를 포함하여 이루어진다.
대개 LDD형 소오스/드레인 구조는 박막트랜지스터 액정표시장치의 셀 어레이 영역이나 구동회로부의 N형 박막트랜지스터에 해당될 것이나 구동회로부의 P형 박막트랜지스터부도 LDD 구조를 가질 수 있다.
2중층 게이트 절연막은 대개 하층 실리콘 산화막과 상층 실리콘 질화막으로 이루어지는 경우가 많을 것이다. 폭이 다른 게이트막 패턴과 상층 절연막 패턴을 형성시키는 것은 포토리소그래피를 통해 포토레지스트 패턴을 형성한 상태에서 등방성 식각을 통해 포토레지스트 패턴에 대해 게이트막 패턴이 언더컷을 형성하도록 하고, 상층 절연막 패턴은 포토레지스트 패턴을 식각 마스크로 이방성 식각을 실시하는 방법으로 이루어질 수 있다. 포토레지스트 패턴은 바로 제거된다.
본 발명에서 게이트 절연막을 2중층으로 형성할 때 가장 중요한 것은 두 층 각각의 두께이다. 한번의 이온주입에 의해 상층 및 하층 게이트 절연막으로 덮인 게이트막 패턴 주변은 LDD 영역을 형성하고, 상층 게이트 절연막이 제거된 폴리실리콘 패턴 부분은 도핑 농도가 풍부한 소오스/드레인 영역을 형성하기 위해 두 막의 두께는 정확히 선정되어야 한다. 선정을 위해 실험을 통해 데이터가 확보되어야 할 것이다.
이하 도면을 참조하면서, 본 발명의 일 실시예를 통해 본 발명을 좀 더 상세히 설명하기로 한다.
도7을 참조하면, 글래스 기판(10)에 폴리실리콘 패턴(113)으로 이루어진 N형 및 P형 박막트랜지스터 활성 영역이 액정표시장치의 화면표시부 및 구동회로부에 형성된다. 이때 노광 마스크를 이용한 패터닝 작업이 이루어지며, 폴리실리콘은 아몰퍼스 실리콘을 적층하고 레이저 스캐닝을 통해 부분 재결정화 하는 방법으로 대개 이루어진다. 종래에 아몰퍼스 실리콘으로 버퍼를 형성하는 공정은 없어져 하나의 노광 패터닝 공정을 줄일 수 있다. 폴리실리콘 패턴(113)이 형성된 기판(10)에는 게이트 절연막(115)으로 하층(116) 실리콘 산화막과 상층(117) 실리콘 질화막이 차례로 적층된다.
도8을 참조하면, 게이트 절연막(115) 위에 게이트막(126)으로 알미늄 네오디뮴 합금을 적층하고 패터닝하여 P형 박막트랜지스터 영역에 게이트막 패턴(127)을 형성한다. 이때 연속하여 게이트 절연막 상층(117)을 이루는 실리콘 질화막을 제거하여 소오스/드레인 영역(131)에는 폴리실리콘 패턴(113) 위에 하층(116) 실리콘 산화막만 잔류하게 된다. 이때 N형 박막트랜지스터 영역은 패터닝 과정에서 포토레지스트로 덮여 게이트막(126)과 게이트 절연막 상층(117)이 보존된다. 패터닝이 끝 나면 기판 전 영역에 걸쳐 잔류 포토레지스트는 제거된 상태에서 고 도즈 P형 불순물 이온주입이 실시된다. 도시되지 않았으나 패터닝이 끝나고 기판에 포토레지스트가 잔류된 상태에서 고 도즈 P형 불순물 이온주입이 실시될 수도 있다. 이때 도즈량은 단위 Cm2 당 1.0E15 내지 5.0E15 입자로 하고, 이온주입에 사용되는 물질로는 B2H6를 들 수 있다.
게이트 절연막 하층의 실리콘 산화막이 500A 정도 두께라 하고 실리콘 질화막이 550A 정도의 두께라면 이온주입에 필요한 에너지는 35KeV로 종래의 65KeV에 비해 이온주입 에너지를 낮출 수 있다. 따라서 이온주입 마스크가 되는 게이트막 표면에 대한 손상을 방지할 수 있다.
도9a를 참조하면, P형 트랜지스터 영역에 게이트막 패턴이 형성된 기판 전역에 포토레지스트를 도포하고 노광과 현상을 통해 포토레지스트 패턴(134)을 형성한다. 그리고 등방성 식각을 실시하여 N형 트랜지스터 영역에 게이트막 패턴(128)을 형성한다. 포토레지스트 패턴(134) 아래로 게이트막 패턴(128)은 언더컷을 이루게 된다. 연속하여 RIE(reactive ion etching) 같은 이방성 식각을 통해 실리콘 질화막으로 이루어진 게이트 절연막 상층을 제거한다. 언더컷을 형성하는 게이트막 패턴(128) 주변으로 포토레지스트 패턴(134)과의 폭차이만큼 실리콘 질화막이 잔존하는 게이트 절연막 상층 패턴(138)이 형성된다. 이때 P형 트랜지스터 영역은 포토레지스트막으로 덮여있다.
그리고, N형 트랜지스터 영역에 폭이 다른 게이트막 패턴(128)과 실리콘 질 화막의 게이트 절연막 상층 패턴(138)이 형성된 상태에서 포토레지스트 패턴(134)에 대한 산소 애싱(ashing)을 실시한다. 이때 애싱은 포토레지스트 패턴(134)의 폭과 두께를 줄이기 위한 것으로, 그 결과 도9b와 같이 N형 트랜지스터 영역에서 포토레지스트 패턴(134')의 폭이 게이트막 패턴(128)의 폭으로 줄어든다. 이 상태에서 고 도즈 N형 불순물 이온주입을 실시한다. 도즈량은 단위 Cm2 당 1.0E15 내지 5.0E15 입자로 한다. 이에 따라 한번의 이온주입만으로 LDD 형 소오스/드레인 구조가 이루어진다. 즉, LDD 영역(143)에는 게이트 절연막 상층 패턴(138)을 이루는 실리콘 질화막이 남아 대부분의 이온주입을 방지하므로 저농도 이온주입 영역이 형성된다. 그리고, 게이트 절연막 상층 패턴(138)으로 가려지지 않았던 소오스/드레인 영역(145)에서는 얇은 실리콘 산화막을 뚫고 대부분의 투사된 이온들이 폴리실리콘 패턴(113)에 도핑되므로 고농도 이온주입 영역을 형성하게 된다.
이런한 실시예는 고 도즈 N형 불순물 이온주입이 저에너지로 이루어지기 때문에 가능해지는 것이다.고에너지 고 도즈 이온주입에서는 포토레지스트 버닝 현상이 일어나 스트립핑이 어렵게 되므로 포토레지스트 패턴이 있는 상태에서는 이온주입을 하기 어렵다. 이 경우에는 P형 트랜지스터 영역을 N형 이온주입으로부터 보호하는 역할을 포토레지스트 패턴이 하게 된다. 그리고, 이온주입 후에 포토레지스트 제거가 이루어진다.
이온주입 에너지는 주입되는 N형 이온의 중량이 P형 불순물 이온에 비해 큰 PH3 등을 사용하므로 실리콘 산화막 500A에 대해 50KeV가 된다. 아래의 표1은 고 도 즈 N형 불순물 이온주입을 실시할 때 LDD 영역(143)의 도핑 농도가 주변 소오스/드레인 영역(145)의 도핑 농도보다 10-3 정도가 되도록 하는 실리콘 산화막과 실리콘 질화막의 두께 구성과 해당 불순물 이온주입 에너지를 연결하여 정리한 것이다.
한편, N형 고 도즈 이온주입이 포토레지스트 패턴이 완전히 제거된 상태에서 이루어지는 경우에는 P형 이온주입이 이루어진 P형 박막트랜지스터 영역의 경우에는 N형 불순물 이온주입이 이루어질 때 상쇄가 되지 않도록 하기 위한 조치가 필요하다. 가령, 처음부터 P형 이온주입의 양을 많게 하여 N형 이온주입이 이루어진 경우에도 P형 불순물이 다수 캐리어를 이루도록 하는 방법이 있다. 또한, P형 트랜지스터 영역에서는 게이트막 패턴을 만들 때 실리콘 질화막을 제거하지 않고, 이온주입 에너지를 높인 상태에서 이온주입을 하고, N형 트랜지스터 영역에서만 실리콘 질화막을 제거하여 저에너지 이온주입을 시킬 경우 P형 트랜지스터 영역에 대한 N형 불순물 이온주입량은 상대적으로 매우 적어 N형과 P형 트랜지스터가 별도로 형성될 수 있다. 포토레지스트층의 제거를 위해 대개 애싱(ashing)과 습식의 스트립핑(stripping)을 결합하여 이용한다.
[표 1]
실리콘 산화막 두께(A) 실리콘 질화막 두께(A) N형 이온주입 에너지(KeV)
100 137 10
200 240 20
300 340 30
400 437 40
500 529 50
600 621 60
700 710 70
800 796 80
이후의 박막트랜지스터 형성방법은 종래의 경우와 동일한 순서를 거치게 된 다.
도10을 참조하면, 레이저 어닐링을 통해 이온주입시 받은 결정상의 손상을 보상하고 주입된 불순물의 확산을 도와 전하 캐리어의 이동도를 높이게 된다. 그리고 박막트랜지스터의 구성을 가지는 기판 위에 바로 콘택홀(141)을 형성하거나, 층간절연막을 적층하고 콘택홀을 형성한다. 콘택홀(141) 형성을 위해서는 패터닝 과정을 통해 소오스/드레인 영역(145)을 노출시키는 콘택홀(141)을 형성하게 된다. 그러나 종래와 비교하여 저에너지 이온주입이 이루어지므로 레이저 어닐링에 소요되는 시간이나 레이저 출력은 줄어들 수 있다. 따라서 레이저 어닐링에 따른 게이트막 패턴(127,128)에서의 손상을 방지할 수 있다.
콘택홀을 형성하는 과정에서 폴리실리콘 패턴을 이루는 박막이 함께 제거되기 쉽다. 폴리실리콘 제거로 인하여 전기 접속에 문제가 발생하는 것을 방지하기 위해 종래에는 불순물이 도핑된 아몰퍼스 실리콘 버퍼 패턴을 콘택홀이 형성되는 영역에 형성한다. 본 실시예에서 버퍼 패턴을 형성하지 않는 것은 얇은 실리콘 산화막을 통해 이온주입이 이루어지므로 저에너지로 이온을 투사하는 경우에도 대부분의 이온이 폴리실리콘층에 도핑되어 폴리실리콘층의 전도성이 향상되기 때문이다. 즉, 콘택홀 형성과정에서 폴리실리콘층 일부 제거되는 경우에도 폴리실리콘층 측벽과 콘택 플러그 접속을 통해 충분한 전도가 이루어지기 때문이다.
도11을 참조하면, 콘택홀(141)이 형성된 게이트 절연막 하층(116) 위로 소오스/드레인 전극 형성을 위한 금속층이 형성되고 패터닝된다. 그리고, 감광성 유기 절연막으로 된 보호막(161)을 적층하고 노광 및 현상을 통해 비아홀(via hole:163) 을 형성하여 금속층을 패터닝 하여 형성한 소오스 전극을 노출시킨다. 비아홀(163)이 형성된 보호막(161) 위로는 투명전극층이나 반사전극층을 적층하고 패터닝하여 화소전극(165)을 형성한다. 투명전극층은 대개 IZO(indium zinc oxide)나 ITO(indium tin oxide)를 주로 사용한다. 그리고, 반사전극층은 알미늄 계열이나 은(Silver) 계열을 주로 사용한다.
도 12a 에서 도12E까지는 본원발명에 의해 이루어진 서로 다른 N형과 P형의 저온 폴리실리콘형 박막트랜지스터들의 특성을 측정한 결과 그래프이다. 다섯 개의 예에서 모두 거의 동일한 특성 형태를 나타내므로 본 발명의 공정이 안정적인 것임을 알 수 있다.
본 발명에 따르면, 탑 게이트 방식의 폴리실리콘 박막트랜지스터의 제조에서 저에너지 이온주입을 사용할 수 있으므로 레이저 어닐링에서 투입 전력이 줄어들고 상대적으로 어닐링에서 오는 문제점도 줄어들게 된다.
또한, 얇은 게이트 절연막을 통과하며 불순물 이온이 폴리실리콘에 투입되므로 같은 수의 입자를 투입한 경우에도 폴리실리콘에 도달하는 양이 많아지고 이는 폴리실리콘의 전도성을 높인다. 폴리실리콘과 소오스 드레인 형성용 금속막으로 된 콘택과의 계면 저항을 줄이고 버퍼의 형성이 필요없게 된다. LDD형 소오스/드레인을 한번의 이온주입으로 동시에 형성할 수도 있다. 결국, 공정이 간소화 된다.

Claims (12)

  1. 기판에 폴리실리콘 패턴을 형성하는 단계,
    상기 폴리실리콘 패턴 위로 다른 식각선택비를 가지는 2중층의 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위로 게이트막을 적층하는 단계,
    포토리소그래피를 통해 포토레지스트 패턴을 형성하는 단계,
    상기 포토레지스트 패턴을 식각마스크로 상기 게이트막과 상기 게이트 절연막의 상층을 식각하여 게이트막 패턴과 상층 게이트 절연막 패턴을 형성하는 단계 및
    상기 포토레지스트 패턴과 상기 상층 게이트 절연막 패턴을 포함하는 이온주입 마스크로 이온주입을 실시하여 박막트랜지스터의 소오스/드레인을 형성하는 단계를 구비하여 이루어지는 탑 게이트 방식 폴리실리콘형 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트막 패턴과 상기 상층 게이트 절연막 패턴을 형성하는 단계에서 상기 게이트막 패턴을 상기 상층 게이트 절연막 패턴보다 좁은 폭으로 형성하는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘형 박막트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 이온주입 에너지와 상기 상층 게이트 절연막 패턴의 두께를 조절하여 상기 소오스/드레인을 LDD형으로 형성하는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘형 박막트랜지스터 제조방법.
  4. 제 2 항에 있어서,
    상기 포토레지스트 패턴을 식각 마스크로 이용하는 단계는
    상기 게이트막 패턴에 대해 등방성 식각을 실시하여 언더컷을 형성하는 세부단계 및
    상기 게이트 절연막 상층에 대해 이방성 식각을 실시하는 세부단계로 이루어지는 탑 게이트 방식 폴리실리콘형 박막트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 2중층 게이트 절연막에서 상층은 실리콘 질화막으로 형성하고,
    하층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘형 박막트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 이온주입을 실시하는 단계가 완료된 다음에 상기 폴리실리콘 패턴의 구조적 손상을 회복시키는 활성화를 위한 어닐링 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  7. 제 1 항에 있어서,
    상기 이온주입을 실시하는 단계에 이어서,
    상기 게이트막 패턴을 포함하는 기판 위로 층간절연막을 형성하는 단계,
    상기 층간절연막에 상기 폴리실리콘 패턴의 소오스/드레인 영역을 노출시키는 콘택홀 형성을 위한 패터닝을 실시하는 단계,
    상기 콘택홀을 포함하는 상기 층간절연막 위로 콘택 플러그를 포함하는 소오스/드레인 전극 및 배선을 위한 금속층을 적층하고 패터닝하는 단계,
    상기 소오스/드레인 전극 위로 상기 기판에 보호막을 적층하고 패터닝하여 비아홀을 형성는 단계 및
    상기 비아홀이 형성된 상기 기판에 화소전극층을 적층하고 패터닝하여 화소전극을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  8. 글래스 기판에 폴리실리콘 패턴으로 이루어진 N형 및 P형 박막트랜지스터 활성 영역 형성하는 단계,
    상기 폴리실리콘 패턴이 형성된 기판에 서로 다른 식각 선택비를 가지는 2중층 게이트 절연막 및 게이트막을 차례로 적층하는 단계,
    노광과, 상기 게이트막과 상기 게이트 절연막의 상층에 대한 식각을 통해 제1 불순물형 박막트랜지스터 영역에 게이트막 패턴 및 상층 게이트 절연막 패턴을 연속적으로 형성하는 단계,
    상기 게이트막 패턴과 상기 상층 게이트 절연막 패턴을 이온주입 마스크로 제1 불순물형 이온주입을 실시하여 소오스/드레인 구조를 형성하는 단계,
    상기 제1 불순물형 박막트랜지스터 영역에 소오스/드레인 구조가 형성된 상기 기판에 대한 노광과 식각을 실시하여 제2 불순물형 트랜지스터 영역에 게이트막 패턴을 형성하는 단계 및
    상기 제2 불순물형 트랜지스터 영역의 상기 게이트막 패턴을 이온주입 마스크로 제2 불순물형 이온주입을 실시하는 단계를 구비하여 이루어지는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 불순물 영역에서 상기 게이트막 패턴을 형성하는 단계와 상기 이온주입을 실시하는 단계 사이에 상기 게이트막 패턴을 형성하는 단계에서 사용된 식각 마스크를 사용하여 상기 게이트 절연막 상층을 식각하여 상층 게이트 절연막 패턴을 형성하는 단계를 구비하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  10. 제 9 항에 있어서,
    상기 제2 불순물 영역에서, 상기 게이트막 패턴을 형성할 때 등방성 식각을 통해 상기 식각 마스크보다 작은 폭으로 상기 게이트막 패턴을 형성하고,
    상기 상층 게이트 절연막 패턴을 형성할 때 이방성 식각을 실시하여 상기 식각 마스크와 같은 폭의 상층 게이트 절연막 패턴을 형성하는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 제2 불순물형 이온주입을 실시하는 단계는 상기 식각 마스크를 제거한 다음에 이루어지며, 일정 에너지를 갖는 이온주입으로 상기 제2 불순물형 박막 트랜지스터 영역에 LDD 구조의 소오스/드레인을 형성하는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
  12. 제 10 항에 있어서,
    상기 제2 불순물형 이온주입을 실시하는 단계는 상기 상층 게이트 절연막 패턴을 형성하는 단계 다음에 상기 식각 마스크에 대한 부분적 애싱을 실시하여 상기 식각 마스크의 폭을 줄인 상태에서 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.
KR1020000031644A 2000-06-09 2000-06-09 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 KR100693246B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000031644A KR100693246B1 (ko) 2000-06-09 2000-06-09 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000031644A KR100693246B1 (ko) 2000-06-09 2000-06-09 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20010110917A KR20010110917A (ko) 2001-12-15
KR100693246B1 true KR100693246B1 (ko) 2007-03-13

Family

ID=41683253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000031644A KR100693246B1 (ko) 2000-06-09 2000-06-09 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR100693246B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872658B2 (en) * 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
KR101043992B1 (ko) 2004-08-12 2011-06-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101037322B1 (ko) 2004-08-13 2011-05-27 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101048903B1 (ko) 2004-08-26 2011-07-12 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101048998B1 (ko) 2004-08-26 2011-07-12 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101050899B1 (ko) 2004-09-09 2011-07-20 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101073403B1 (ko) 2004-09-09 2011-10-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101192746B1 (ko) 2004-11-12 2012-10-18 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판의 제조방법
KR101066489B1 (ko) 2004-11-12 2011-09-21 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판 및 그 제조 방법
KR101078360B1 (ko) 2004-11-12 2011-10-31 엘지디스플레이 주식회사 폴리형 액정 표시 패널 및 그 제조 방법
KR101153297B1 (ko) 2004-12-22 2012-06-07 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101086487B1 (ko) 2004-12-24 2011-11-25 엘지디스플레이 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
KR101107251B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
KR101125252B1 (ko) 2004-12-31 2012-03-21 엘지디스플레이 주식회사 폴리 액정 표시 패널 및 그 제조 방법
KR101107252B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292675A (en) * 1991-12-24 1994-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for forming a MOS transistor and structure thereof
JPH06333948A (ja) * 1993-05-25 1994-12-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製法
JPH11220132A (ja) * 1998-01-29 1999-08-10 Sharp Corp 半導体装置の製造方法
KR19990076290A (ko) * 1998-03-31 1999-10-15 윤종용 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법
KR20000031174A (ko) * 1998-11-04 2000-06-05 윤종용 다결정 규소 박막 트랜지스터 기판의 제조 방법
KR100275716B1 (ko) * 1993-12-28 2000-12-15 윤종용 다결정 실리콘 박막 트랜지스터 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292675A (en) * 1991-12-24 1994-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for forming a MOS transistor and structure thereof
JPH06333948A (ja) * 1993-05-25 1994-12-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製法
KR100275716B1 (ko) * 1993-12-28 2000-12-15 윤종용 다결정 실리콘 박막 트랜지스터 제조 방법
JPH11220132A (ja) * 1998-01-29 1999-08-10 Sharp Corp 半導体装置の製造方法
KR19990076290A (ko) * 1998-03-31 1999-10-15 윤종용 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법
KR20000031174A (ko) * 1998-11-04 2000-06-05 윤종용 다결정 규소 박막 트랜지스터 기판의 제조 방법

Also Published As

Publication number Publication date
KR20010110917A (ko) 2001-12-15

Similar Documents

Publication Publication Date Title
JP5020428B2 (ja) トップゲート形ポリシリコン薄膜トランジスター製造方法
KR100355713B1 (ko) 탑 게이트 방식 티에프티 엘시디 및 제조방법
KR100693246B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
US7402468B2 (en) Flat panel display and method of fabricating the same
KR100307456B1 (ko) 박막 트랜지스터의 제조 방법
US20040164297A1 (en) Display device
KR100697262B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법
KR100697263B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
JP4038309B2 (ja) 半導体装置の製造方法、アクティブマトリクス基板の製造方法
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
KR100737910B1 (ko) 폴리실리콘형 박막트랜지스터 제조방법
KR100807580B1 (ko) 액정 표시장치의 제조방법
JP3799915B2 (ja) 電気光学装置の製造方法並びに半導体基板及び電気光学装置
JP2003075870A (ja) 平面表示装置およびその製造方法
KR100709703B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100745129B1 (ko) 박막트랜지스터 액정표시장치
KR100908850B1 (ko) 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법
KR100645036B1 (ko) 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법
KR100441436B1 (ko) 투과율이 향상된 평판표시장치 및 그의 제조방법
KR100212270B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP2003131590A (ja) 平面表示装置およびその製造方法
JP2009210681A (ja) 表示装置及びその製造方法
JP2006039272A (ja) 表示装置およびその製造方法
JPH04233512A (ja) アクティブマトリクス基板の製造方法
JPH07231099A (ja) 薄膜半導体素子アレイの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120215

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee