KR101048903B1 - 액정표시소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시소자 및 그 제조방법은 게이트전극과 게이트라인 및 화소전극을 동시에 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 상기 화소전극 형태와 동일하거나 크게 설계된 콘택홀마스크를 이용하여 화소전극영역을 오픈(open)시킴으로써 상기 화소전극 가장자리에서의 언더컷(undercut)에 의한 드레인전극의 단선불량을 방지하기 위한 것으로, 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 차례대로 제 1 도전막과 제 2 도전막을 형성하는 단계; 제 2 마스크공정을 통해 상기 제 1 도전막과 제 2 도전막을 패터닝하여, 상기 제 1 도전막과 제 2 도전막으로 이루어진 게이트전극과 게이트라인을 형성하는 단계; 상기 제 2 마스크공정을 통해 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편, 상기 화소전극 위에 상기 제 2 도전막으로 이루어진 화소전극패턴을 형성하는 단계; 상기 게이트전극과 게이트라인 및 화소전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 제 3 마스크공정을 통해 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여 상기 액티브패턴의 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 동시에 상기 화소전극 형태와 동일하거나 크게 설계된 마스크패턴을 적용하여 상기 화소전극 상부의 제 2 절연막을 제거하여 상기 화소전극패턴을 노출시키는 단계; 상기 제 3 마스크공정을 통해 상기 화소전극 상부의 화소전극패턴을 제거하는 단계; 및 제 4 마스크공정을 통해 제 3 도전막을 패터닝하여, 상기 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.

Description

액정표시소자 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4d는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5d는 도 4b 및 도 4c에 있어서, 제 1 실시예에 따라 게이트전극과 게이트라인 및 화소전극을 동시에 형성하는 과정을 구체적으로 나타내는 단면도.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 7a 내지 도 7d는 도 6에 도시된 액정표시소자의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 8a 내지 도 8d는 본 발명의 제 2 실시예에 따른 액정표시소자의 제조공정 을 순차적으로 나타내는 평면도.
도 9a 내지 도 9d는 도 7c에 있어서, 제 2 실시예에 따라 콘택홀을 형성하고 화소전극영역을 오픈시키는 제 3 마스크공정을 구체적으로 나타내는 단면도.
도 10a 내지 도 10d는 제 3 실시예에 따라 콘택홀을 형성하고 화소전극영역을 오픈시키는 제 3 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210,310 : 어레이 기판 121,221,321 : 게이트전극
122,222,322 : 소오스전극 123,223,323 : 드레인전극
124,224,324 : 액티브패턴 124A,224A,324A : 소오스영역
124B,224B,324B : 드레인영역 124C,224C,324C : 채널영역
150B,250B,350B : 화소전극
본 발명은 액정표시소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 다결정 실리콘 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시킨 액정표시소자 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 액정표시소자의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로서, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나 타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 각 화소영역에는 화소전극(18)이 형성되어 있다.
이때, 상기 박막 트랜지스터는 상기 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(24)을 포함한다.
이때, 상기 제 1 절연막 및 제 2 절연막에 형성된 제 1 콘택홀(40A)을 통해 상기 소오스전극(22)은 액티브패턴(24)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(23)은 액티브패턴(24)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40B)이 형성된 제 3 절연막(미도시)이 있어, 상기 제 2 콘택홀(40B)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2f를 참조하여 상기와 같이 구성되는 액정표시소자의 제조공정을 상세히 설명한다.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 순차적으로 나타내는 단면도로서, 도시되어 있는 박막 트랜지스터는 채널층으로 다결정 실리콘을 이용한 다결정 실리콘 박막 트랜지스터를 나타내고 있다.
도 2a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피공정을 이용하여 다결정 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브패턴(24)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15A)과 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 선택적으로 패터닝함으로써 액티브패턴(24) 위에 제 1 절연막(15A)이 개재된 게이트전극(21)을 형성한다.
이후, 상기 게이트전극(21)을 마스크로 액티브패턴(24)의 소정영역에 고농도의 불순물 이온을 주입하여 p+ 또는 n+의 소오스/드레인영역(24A, 24B)을 형성한다. 상기 소오스/드레인영역(24A, 24B)은 후술할 소오스/드레인전극과의 오믹-콘택(ohmic contact)을 위해 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 제 2 절연막(15B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 1 절연막(15A)과 제 2 절연막(15B)의 일부 영역을 제거하여 상기 소오스/드레인영역(24A, 24B)의 일부를 노출시키는 제 1 콘택홀(40A)을 형성한다.
이후, 도 2d에 도시된 바와 같이, 도전성 금속물질을 기판(10) 전면에 증착한 후 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 1 콘택홀(40A)을 통 해 소오스영역(24A)과 연결되는 소오스전극(22) 및 드레인영역(24B)과 연결되는 드레인전극(23)을 형성한다. 이때, 상기 소오스전극(22)을 구성하는 도전성 금속층의 일부는 일방향으로 연장되어 데이터라인(17)과 연결되게 된다.
다음으로, 도 2e에 도시된 바와 같이, 상기 기판(10) 전면에 제 3 절연막(15C)을 증착한 후 포토리소그래피공정을 이용하여 상기 드레인전극(23)의 일부를 노출시키는 제 2 콘택홀(40B)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이, 상기 제 3 절연막(15C)이 형성된 기판(10) 전면에 투명한 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 2 콘택홀(40B)을 통해 드레인전극(23)과 연결되는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 다결정 실리콘 박막 트랜지스터를 포함하는 액정표시소자의 제조에는 액티브패턴, 게이트전극, 제 1 콘택홀, 소오스/드레인전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 총 6번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적 용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 게이트전극과 게이트라인 및 화소전극을 동시에 형성함으로써 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시소자 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 콘택홀 형성공정에서 상기의 화소전극영역을 저스트하게 오픈 시킴으로써 상기 화소전극 가장자리에서의 언더컷에 의한 드레인전극의 단선불량을 방지하는 액정표시소자 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시소자의 제조방법은 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 차례대로 제 1 도전막과 제 2 도전막을 형성하는 단계; 제 2 마스크공정을 통해 상기 제 1 도전막과 제 2 도전막을 패터닝하여, 상기 제 1 도전막과 제 2 도전막으로 이루어진 게이트전극과 게이트라인을 형성하는 단계; 상기 제 2 마스크공정을 통해 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편, 상기 화소전극 위에 상기 제 2 도전막으로 이루어진 화소전극패턴을 형성하는 단계; 상기 게이트전극과 게이트라인 및 화소전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 제 3 마스크공정을 통해 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여 상기 액티브패턴의 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 동시에 상기 화소전극 형태와 동일하거나 크게 설계된 마스크패턴을 적용하여 상기 화소전극 상부의 제 2 절연막을 제거하여 상기 화소전극패턴을 노출시키는 단계; 상기 제 3 마스크공정을 통해 상기 화소전극 상부의 화소전극패턴을 제거하는 단계; 및 제 4 마스크공정을 통해 제 3 도전막을 패터닝하여, 상기 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시소자는 기판; 상기 기판 위에 형성되며, 소오스영역과 드레인영역 및 채널영역으로 구성된 액티브패턴; 상기 액티브패턴이 형성된 기판 전면에 형성된 제 1 절연막; 상기 제 1 절연막 위에 형성되되, 제 1 도전막과 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 상기 제 1 도전막으로만 이루어진 화소전극; 상기 게이트전극과 게이트라인 및 화소전극이 형성된 기판 위에 형성되며, 상기 액티브패턴의 소오스/드레인영역을 노출시키는 콘택홀이 형성된 제 2 절연막; 및 상기 제 2 절연막 위에 형성되어 상기 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 드레인영역과 연결되는 드레인전극을 포함하며, 상기 화소전극은 상기 게이트전극 및 게이트라인과 동일층에 구성되는 한편, 그 표면이 노출되도록 상부의 제 2 절연막이 제거되어 상기 노출된 표면이 상기 드레인전극과 직접 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로서, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
이때, 본 실시예에서는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 박막 트랜지스터의 채널층으로 비정질 실리콘 박막을 이용할 수도 있다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(150B)이 형성되어 있다.
이때, 게이트전극(121)을 포함한 게이트라인(116)과 화소전극(150B)은 동일한 마스크공정을 통해 동시에 패터닝되게 되는데, 상기 게이트전극(121)과 게이트라인(116)은 제 1 도전막과 제 2 도전막으로 이루어진 이중층으로 구성되며 상기 화소전극(150B)은 상기의 제 1 도전막으로만 이루어진 단일층으로 구성된다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(150B)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(124)을 포함한다.
이때, 상기 제 1 절연막과 제 2 절연막에 형성된 콘택홀(140)을 통해 상기 소오스전극(122)은 액티브패턴(124)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(123)은 액티브패턴(124)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 일부는 데이터라인(117)과 연결되어 상기 데이터라인 (117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 도전막패턴(160B')을 통해 화소전극(150B)에 전기적으로 접속하게 된다.
즉, 상기 화소전극(150B)의 가장자리에는 게이트메탈(즉, 게이트전극(121)과 게이트라인(116)을 구성하는 도전성물질)로 이루어진 도전막패턴(160B')이 남아있어 상기 드레인전극(123)과 화소전극(150B)을 전기적으로 연결시키며, 전술한 바와 같이 상기 화소전극(150B)은 게이트전극(121) 및 게이트라인(116)과 동시에 동일층에 형성함으로써 박막 트랜지스터의 제작에 사용되는 마스크수를 감소시킬 수 있게 되는데, 이를 다음의 액정표시소자의 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4d는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 실리콘층으로 이루어진 액티브패턴(124)을 형성한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼막을 형성한 후 상기 버퍼막 위에 액티브패턴(124)을 형성할 수도 있다. 상기 버퍼막은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
상기 실리콘층은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 다결정 실리콘 박막을 이용하여 박막 트랜지 스터를 구성한 경우를 예를 들어 나타내고 있다. 이때, 다결정 실리콘 박막은 기판 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시할 수 있다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
한편, 상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 연구되고 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하 게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 4b 및 도 4c는 제 1 실시예에 따라 게이트전극과 게이트라인 및 화소전극을 동시에 형성하는 과정을 나타내고 있는데, 이를 도 5a 내지 도 5d를 참조하여 상세히 설명한다.
도 5a에 도시된 바와 같이, 액티브패턴(124)이 형성되어 있는 상기 기판(110) 전면에 차례대로 게이트절연막인 제 1 절연막(115A)과 제 1 도전막(150) 및 제 2 도전막(160)을 형성한다.
이때, 상기 제 1 도전막(150)은 화소전극을 구성하기 위한 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전성물질을 사용하며, 상기 제 2 도전막(160)은 게이트전극을 포함하는 게이트라인을 구성하기 위한 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
다음으로, 도 5b(또는, 도 4b)에 도시된 바와 같이, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 2 도전막(160)과 제 1 도전막(150)을 선택적으로 패터닝함으로써 게이트전극(121)과 게이트라인(116) 및 화소전극(150B)을 동시에 형성한다.
이때, 상기 게이트전극(121)은 투명한 제 1 도전막으로 이루어진 제 1 게이트전극패턴(150A)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트전극패턴 (160A)으로 구성되며, 투명한 제 1 도전막으로 이루어진 화소전극(150B) 상부에는 상기 화소전극(150B)과 동일한 형태로 패터닝된 불투명한 제 2 도전막으로 이루어진 화소전극패턴(160B)이 남아있게 된다.
이후, 상기 게이트전극(121)을 마스크로 상기 액티브패턴(124)의 소정 영역에 불순물 이온을 주입하여 저항성 접촉층(ohmic contact layer)인 소오스영역(124A)과 드레인영역(124B)을 형성한다.
다음으로, 도 5c에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 화소전극(150B)이 형성된 기판(110) 전면에 제 2 절연막(115B)을 증착한 후, 상기 기판(110) 전면에 포토레지스트(photoresist)와 같은 감광성물질로 이루어진 감광막(170)을 형성한다.
이후, 도 5d에 도시된 바와 같이, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 감광막(170)에 광을 선택적으로 조사한 다음, 상기 노광된 감광막(170)을 현상함으로써 콘택홀영역 및 화소전극영역을 오픈(open)시키기 위한 소정의 감광막패턴(170')을 형성한다.
그리고, 상기 감광막패턴(170')을 마스크로 하여 하부의 제 2 절연막(115B)과 제 1 절연막(115A)을 선택적으로 제거함으로써 상기 액티브패턴(124)의 소오스/드레인영역(124A, 124B)의 일부를 노출시키는 한 쌍의 콘택홀(140)을 형성하는 동시에 화소전극영역의 제 2 절연막(115B)과 제 2 도전막으로 이루어진 화소전극패턴(160B)을 제거함으로써 투명 도전성물질인 제 1 도전막으로 이루어진 화소전극(150B) 표면을 노출시킨다.
이때, 본 실시예에서는 포토리소그래피 장비와 마스크의 정렬오차 등을 고려하여 상기 화소전극(150B)의 소정거리 안쪽으로 화소전극영역이 오픈 되도록 설계된 콘택홀마스크를 적용함으로써 상기 화소전극(150B)의 상부 가장자리에 제 2 도전막으로 이루어진 제 2 도전막패턴(160B')이 남아있게 된다.
또한, 상기 화소전극패턴(160B)의 제거는 별도의 마스크를 사용하는 것이 아니라 콘택홀(140) 형성시 화소전극영역도 동시에 오픈시키는 상기의 회절마스크를 통해 패터닝된 제 2 절연막(115B)패턴(또는, 감광막패턴(170'))을 이용하여 제거하게 되는데, 이 경우 상기 화소전극패턴(160B)인 제 2 도전막이 과(過)식각 되어 화소전극(150B) 가장자리의 상기 제 2 절연막(115B)과 제 2 도전막패턴(160B') 경계에 언더컷(undercut)이 발생하게 된다.
이후, 도 4c에 도시된 바와 같이, 상기 감광막패턴(170')을 제거하고 나면 두 번의 포토리소그래피공정을 거쳐 게이트전극(121)과 게이트라인(116) 및 화소전극(150B)이 형성되는 동시에 소오스/드레인영역(124A, 124B)을 노출시키는 콘택홀(140)이 형성되게 된다.
그리고, 도 4d에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 도전막을 증착한 후 포토리소그래피공정(제 4 마스크공정)을 이용하여 패터닝함으로써 상기 콘택홀(140)을 통해 소오스영역(124A)과 연결되는 소오스전극(122) 및 드레인영역(124B)과 연결되는 드레인전극(123)을 형성한다.
이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 데이터라인(117)을 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 상기 화소 전극(150B) 상부의 제 2 도전막패턴(150B')을 통해 화소전극(150B)에 전기적으로 연결되게 된다. 이때, 상기 드레인전극(123)은 별도의 마스크공정을 통해 형성된 콘택홀을 통해서 화소전극(150B)에 연결되는 것이 아니라 직접 화소전극(150B)에 연결되므로 상기의 콘택홀 형성공정이 필요 없게되어 마스크공정수를 하나 줄일 수 있게 된다.
이와 같이 상기 제 1 실시예에 따른 액정표시소자의 제조공정은 게이트전극과 게이트라인 및 화소전극을 동시에 패터닝하며 콘택홀 형성공정을 하나 줄임으로써 종래의 제조공정에 비해 2번의 마스크공정을 줄일 수 있게 된다. 그 결과 제조공정의 단순화에 따른 수율의 증가 및 제조비용의 감소 등의 효과를 제공한다.
그러나, 도시된 바와 같이 상기 화소전극(150B)의 상부 가장자리에 형성된 제 2 도전막패턴(160B')의 언더컷으로 인해 상기 드레인전극(123)이 화소전극(150B)과 연결되지 않는 단선(D)불량이 발생할 수 있다.
상기와 같은 드레인전극의 단선불량은 마스크공정수를 줄이기 위해서 한번의 포토리소그래피공정을 통해 게이트전극과 게이트라인 및 화소전극을 패터닝한 후 콘택홀 형성공정에서 상기 화소전극 상부의 불투명한 제 2 도전막을 제거하는 과정에서 형성된 제 2 도전막패턴의 언더컷에 의해서 발생하게 되며, 이에 따라 콘택홀 형성공정에서 상기 화소전극 형태와 동일하거나 크게 설계된 마스크를 적용하여 화소전극영역을 오픈 시키게 되면 화소전극 상부에 제 2 도전막패턴이 남아있지 않게 되어 전술한 드레인전극의 단선불량을 방지할 수 있게 되는데, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도이다.
이때, 본 실시예에서는 게이트전극과 게이트라인 및 화소전극을 동시에 패터닝한 후 콘택홀 형성공정에서 상기 화소전극 형태와 동일하거나 크게 설계된 마스크를 이용하여 화소전극영역을 오픈 시킴으로써 상기 제 1 실시예에서와 같이 화소전극 상부 가장자리에 제 2 도전막패턴이 남아있지 않게 되며, 이에 따라 드레인전극이 직접 화소전극에 전기적으로 접속하도록 구성되는 것을 제외하고는 동일한 구성으로 되어 있다.
도면에 도시된 바와 같이, 어레이 기판(210)에는 상기 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(250B)이 형성되어 있다.
이때, 게이트전극(221)을 포함한 게이트라인(216)과 화소전극(250B)은 동일한 마스크공정을 통해 동시에 패터닝되게 되는데, 상기 게이트전극(221)과 게이트라인(216)은 제 1 도전막과 제 2 도전막으로 이루어진 이중층으로 구성되며 상기 화소전극(250B)은 상기의 제 1 도전막으로만 이루어진 단일층으로 구성된다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(250B)에 연결된 드레인전극(223) 으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(221)과 소오스/드레인전극(222, 223)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(224)을 포함한다.
이때, 상기 제 1 절연막과 제 2 절연막에 형성된 콘택홀(240)을 통해 상기 소오스전극(222)은 액티브패턴(224)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(223)은 액티브패턴(224)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(222)의 일부는 데이터라인(217)과 연결되어 상기 데이터라인(217)의 일부를 구성하며, 상기 드레인전극(223)의 일부는 화소영역 쪽으로 연장되어 직접 화소전극(250B)에 전기적으로 접속하게 된다.
이때, 상기 화소전극(250B)의 가장자리에는 상기 제 1 실시예에서와 같은 도전막패턴이 남아있지 않아 상기 드레인전극(223)이 직접 화소전극(250B)에 전기적으로 연결됨으로써 전술한 제 1 실시예에서와 같은 도전막패턴의 언더컷에 따른 드레인전극의 단선불량을 방지할 수 있게 된다.
이와 같이 상기 화소전극(250B)은 게이트전극(221) 및 게이트라인(216)과 동시에 동일층에 형성함으로써 박막 트랜지스터 제작에 사용되는 마스크수를 감소시킬 수 있게 되며, 후공정인 콘택홀(240) 형성공정에서 상기 화소전극(250B) 형태와 동일하거나 크게 설계된 마스크를 이용하여 화소전극(250B)영역을 오픈 시킴으로써 제 2 도전막패턴이 남아있지 않게 되어 전술한 제 1 실시예에서와 같은 드레인전극의 단선불량을 방지할 수 있게 되는데, 이를 다음의 액정표시소자의 제조공정을 통 해 상세히 설명한다.
도 7a 내지 도 7d는 도 6에 도시된 액정표시소자의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 8a 내지 도 8d는 상기 제 2 실시예에 따른 액정표시소자의 제조공정을 순차적으로 나타내는 평면도이다.
도 7a 및 도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 실리콘층으로 이루어진 액티브패턴(224)을 형성한다.
다음으로, 도 7b 및 도 8b에 도시된 바와 같이, 상기 기판(210) 전면에 차례대로 제 1 절연막(215A)과 제 1 도전막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 2 도전막과 제 1 도전막을 선택적으로 패터닝함으로써 게이트전극(221)과 게이트라인(216) 및 화소전극(250B)을 동시에 형성한다.
이때, 상기 게이트전극(221)은 투명한 제 1 도전막으로 이루어진 제 1 게이트전극패턴(250A)과 불투명한 제 2 도전막으로 이루어진 제 2 게이트전극패턴(260A)으로 구성되며, 투명한 제 1 도전막으로 이루어진 화소전극(250B) 상부에는 상기 화소전극(250B)과 동일한 형태로 패터닝된 불투명한 제 2 도전막으로 이루어진 화소전극패턴(260B)이 남아있게 된다.
이때, 상기 제 1 도전막은 화소전극(250B)을 구성하기 위한 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같은 투과율이 뛰어난 투명 도전성물질을 사용하며, 상기 제 2 도전막은 게이트전극(221)을 포함하는 게이트라인(216)을 구성하기 위한 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
또한, 상기 제 2 도전막은 상기 제 1 도전막과 동일한 투명 도전성물질로 형성할 수도 있다.
이후, 상기 게이트전극(221)을 마스크로 상기 액티브패턴(224)의 소정 영역에 불순물 이온을 주입하여 저항성 접촉층인 소오스영역(224A)과 드레인영역(224B)을 형성한다. 이때, 상기 게이트전극(221)은 액티브패턴(224)의 채널영역(224C)으로 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
상기 액티브패턴(224)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 상기 주입되는 도펀트가 붕소(B) 등의 3족 원소에 해당하면 P-타입 박막 트랜지스터로 인(P) 등의 5족 원소에 해당하면 N-타입 박막 트랜지스터로 동작을 하게 된다.
상기 이온 주입공정 후에 주입된 도펀트를 활성화하는 공정을 진행할 수도 있다.
다음으로, 도 7c 및 도 8c에 도시된 바와 같이, 상기 게이트전극(221)과 게이트라인(216) 및 화소전극(250B)이 형성된 기판(210) 전면에 제 2 절연막(215B)을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 2 절연막(215B)과 제 1 절연막(215A)을 선택적으로 패터닝함으로써 소오스/드레인영역(224A, 224B)에 콘택홀(240)을 형성하는 동시에 화소전극(250B)영역을 오픈 시킨다. 이때, 본 실시예에서는 전술한 제 1 실시예에서와 같은 드레인전극의 단선불량을 방지하기 위해 상기의 화소전극(250B) 형태와 동일하거나 크게 설계된 콘택홀마스크를 사용하여 화소전극(250B)영역을 오픈 시키게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 9a 내지 도 9d는 도 7c에 있어서, 제 2 실시예에 따라 콘택홀을 형성하고 화소전극영역을 오픈시키는 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 9a에 도시된 바와 같이, 게이트전극(221)과 게이트라인(216) 및 화소전극(250B)이 형성되어 있는 상기 기판(210) 전면에 층간절연막인 제 2 절연막(215B)을 형성한다.
상기 제 2 절연막(215B)은 고개구율을 위한 벤조사이클로부텐(Benzocyclobutene; BCB) 또는 아크릴계 수지(resin)와 같은 투명 유기절연물질로 형성할 수 있다.
그리고, 상기 기판(210) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(270)을 형성한 후 본 실시예의 콘택홀마스크(미도시)를 통해 상기 감광막(270)에 선택적으로 광을 조사한다.
이어서, 상기 콘택홀마스크를 통해 노광된 감광막(270)을 현상하고 나면, 도 9b에 도시된 바와 같이, 상기 제 2 절연막(215B) 상부에 상기 회절마스크 형태대로 패터닝된 소정의 감광막패턴(270')이 남아있게 된다.
이때, 상기 감광막패턴(270')이 제거된 영역은 후술할 절연막 식각공정을 거쳐 상기 액티브패턴(224)의 소오스/드레인영역(224A, 224B)의 일부를 노출시키는 콘택홀과 화소전극(250B) 표면을 노출시키는 화소전극(250B)영역을 의미한다.
상기 화소전극(250B)영역을 오픈시키는 콘택홀마스크로 본 실시예에서는 상기 화소전극(250B) 형태와 동일하게 설계된 마스크를 적용함으로써 상기 화소전극(250B) 상부의 제 2 절연막(215B)을 상기 화소전극(250B) 형태대로 패터닝하게 되므로 후속공정을 통해 그 하부의 불투명한 제 2 도전막으로 이루어진 화소전극패턴(260B)을 완전히 제거할 수 있게 된다. 그 결과 전술한 제 1 실시예에서와 같은 제 2 도전막패턴의 언더컷에 따른 드레인전극의 단선불량이 발생하지 않게 된다.
즉, 상기와 같이 형성된 감광막패턴(270')을 마스크로 하여, 그 하부에 형성된 제 2 절연막(215B)과 제 1 절연막(215A)을 선택적으로 제거하게 되면, 도 9c에 도시된 바와 같이, 액티브패턴(224)의 소오스/드레인영역(224A, 224B)의 일부를 노출시키는 콘택홀(240)이 형성되는 동시에 화소전극(250B)영역의 제 2 절연막(215B)이 상기 화소전극(250B) 형태대로 저스트하게 패터닝되게 된다.
이후, 상기의 감광막패턴(270')을 마스크로 하여, 계속해서 제 2 도전막의 식각공정을 진행함으로써 화소전극(250B) 상부에 남아있는 화소전극패턴(260B)을 완전히 제거할 수 있게 된다.
그리고, 상기 감광막패턴(270')을 제거하고 나면, 도 9d에 도시된 바와 같이, 액티브패턴(224)의 소오스/드레인영역(224A, 224B)을 노출시키는 콘택홀(240)이 형성되는 동시에 화소전극(250B)영역이 화소전극(250B) 형태와 같도록 오픈 되어 상기 화소전극(250B) 표면이 완전하게 노출되게 된다.
이후, 도 7d 및 도 8d에 도시된 바와 같이, 상기 기판(210) 전면에 제 3 도 전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 3 도전막을 패터닝함으로써 상기 콘택홀(240)을 통해 소오스영역(224A)에 전기적으로 접속하는 소오스전극(222) 및 드레인영역(224B)에 전기적으로 접속하는 드레인전극(223)을 형성한다.
이때, 상기 화소전극(250B) 상부에는 직접적으로 상기 제 3 도전막이 형성되고, 전술한 소오스/드레인전극(222, 223) 패터닝을 통해 형성된 드레인전극(223)의 일부와 화소전극(250B)이 직접적으로 전기적으로 연결되게 되어 제 1 실시예에서와 같은 드레인전극의 단선불량이 발생하지 않게 된다.
상기 실시예에서는 화소전극(250B)과 동일한 형태로 설계된 마스크를 적용하여 화소전극(250B)영역을 저스트하게 오픈 시킴으로써 상기 화소전극(250B) 상부에 제 2 도전막이 남아있지 않게 되어 드레인전극의 단선불량을 방지할 수 있게 되는 경우를 예를 들어 설명하고 있으나, 전술한 바와 같이 상기 화소전극영역을 오픈시키는 콘택홀마스크는 상기 화소전극 형태보다 크게 설계할 수도 있으며 이를 다음의 제 3 실시예를 통해 상세히 설명한다.
도 10a 내지 도 10d는 제 3 실시예에 따라 콘택홀을 형성하고 화소전극영역을 오픈시키는 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 10a에 도시된 바와 같이, 상기 제 2 실시예에서와 동일한 제 1 마스크공정과 제 2 마스크공정을 통해 기판(310) 위에 게이트전극(321)과 게이트라인(316) 및 화소전극(350B)을 형성한 후 상기 기판(310) 전면에 제 2 절연막(315B)을 형성한다.
그리고, 상기 기판(310) 전면에 감광막(370)을 형성한 후 본 실시예의 콘택홀마스크(상기 화소전극(350B)영역은 상기 화소전극(350B) 형태보다 크게 패터닝 되도록 설계된 마스크)를 통해 상기 감광막(370)에 선택적으로 광을 조사한다.
이어서, 상기 콘택홀마스크를 통해 노광된 감광막(370)을 현상하고 나면, 도 10b에 도시된 바와 같이, 상기 제 2 절연막(315B) 상부에 상기 회절마스크 형태대로 패터닝된 소정의 감광막패턴(370')이 남아있게 된다.
이때, 상기 화소전극(350B) 상부의 감광막패턴(370')은 전술한 바와 같이 상기 화소전극(350B) 형태보다 크게 패터닝되게 되므로 상기 화소전극(350B)과 소정의 간격(Dm)을 가지고 상기 화소전극(350B) 주위에 형성되게 된다.
이때, 상기 감광막패턴(370')이 제거된 영역은 후술할 절연막 식각공정을 거쳐 상기 액티브패턴(324)의 소오스/드레인영역(324A, 324B)의 일부를 노출시키는 콘택홀과 화소전극(350B) 표면을 노출시키는 화소전극(350B)영역을 의미한다.
이와 같이 상기 화소전극(350B)을 오픈시키는 본 실시예의 콘택홀마스크는 마스크의 정렬오차를 고려하여 상기 화소전극(350B) 형태보다 크게 설계함으로써 화소전극(350B) 상부의 제 2 절연막(315B)을 상기 화소전극(350B) 형태보다 크게 패터닝하게 되므로 후속공정을 통해 그 하부의 불투명한 제 2 도전막으로 이루어진 화소전극패턴(360B)을 완전히 제거할 수 있게 된다. 그 결과 전술한 제 1 실시예에서와 같은 제 2 도전막패턴의 언더컷에 따른 드레인전극의 단선불량이 발생하지 않게 된다.
즉, 상기와 같이 형성된 감광막패턴(370')을 마스크로 하여, 그 하부에 형성 된 제 2 절연막(315B)과 제 1 절연막(315A)을 선택적으로 제거하게 되면, 도 10c에 도시된 바와 같이, 액티브패턴(324)의 소오스/드레인영역(324A, 324B)의 일부를 노출시키는 콘택홀(340)이 형성되는 동시에 화소전극(350B)영역의 제 2 절연막(315B)과 제 1 절연막(315A)이 상기 감광막패턴(370')대로 패터닝되게 된다. 이때, 상기 감광막패턴(370')대로 절연막(315B, 315A)이 패터닝된 결과 상기 화소전극(350B) 가장자리로부터 소정 거리(Dm)에 있는 상기 제 2 절연막(315B)과 제 1 절연막(315A)이 제거되게 된다.
이후, 상기의 감광막패턴(370')을 마스크로 하여, 계속해서 제 2 도전막의 식각공정을 진행함으로써 전술한 제 2 실시예와 같이 화소전극(350B) 상부에 남아있는 화소전극패턴(360B)을 완전히 제거할 수 있게 된다(제 3 마스크공정).
그리고, 도 10d에 도시된 바와 같이, 상기 기판(310) 전면에 제 3 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 3 도전막을 패터닝함으로써 상기 콘택홀(340)을 통해 소오스영역(324A)에 전기적으로 접속하는 소오스전극(322) 및 드레인영역(324B)에 전기적으로 접속하는 드레인전극(323)을 형성한다.
상기 제 2 실시예와 제 3 실시예와 같이 화소전극영역을 오픈시키는 콘택홀마스크를 상기 화소전극 형태와 동일하거나 크게 패터닝 되도록 설계된 마스크를 적용함으로써 상기 화소전극 상부의 제 2 도전막을 완전히 제거할 수 있게 되어 상기 제 2 도전막패턴의 언더컷에 따른 드레인전극의 단선불량을 방지할 수 있게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 게이트전극과 화소전극을 동시에 패터닝함으로써 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명은 상기 4마스크 구조의 액정표시소자의 제조에 있어서 화소전극영역 오픈시 발생하는 드레인전극의 단선불량 문제를 해결함으로써 수율이 향상되는 효과를 제공한다.

Claims (19)

  1. 기판을 제공하는 단계;
    제 1 마스크공정을 통해 상기 기판 위에 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴을 형성하는 단계;
    상기 액티브패턴이 형성된 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 차례대로 제 1 도전막과 제 2 도전막을 형성하는 단계;
    제 2 마스크공정을 통해 상기 제 1 도전막과 제 2 도전막을 패터닝하여, 상기 제 1 도전막과 제 2 도전막으로 이루어진 게이트전극과 게이트라인을 형성하는 단계;
    상기 제 2 마스크공정을 통해 상기 제 1 도전막으로 이루어진 화소전극을 형성하는 한편, 상기 화소전극 위에 상기 제 2 도전막으로 이루어진 화소전극패턴을 형성하는 단계;
    상기 게이트전극과 게이트라인 및 화소전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;
    제 3 마스크공정을 통해 상기 제 2 절연막과 제 1 절연막을 선택적으로 제거하여 상기 액티브패턴의 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 동시에 상기 화소전극 형태와 동일하거나 크게 설계된 마스크패턴을 적용하여 상기 화소전극 상부의 제 2 절연막을 제거하여 상기 화소전극패턴을 노출시키는 단계;
    상기 제 3 마스크공정을 통해 상기 화소전극 상부의 화소전극패턴을 제거하는 단계; 및
    제 4 마스크공정을 통해 제 3 도전막을 패터닝하여, 상기 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함하는 액정표시소자의 제조방법.
  2. 제 1 항에 있어서, 상기 액티브패턴은 실리콘층으로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  3. 제 2 항에 있어서, 상기 실리콘층은 결정화된 실리콘 박막으로 형성하는 것 을 특징으로 하는 액정표시소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제 1 도전막 또는 제 2 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성물질로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 도전막은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴과 같은 불투명한 도전성물질로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서, 상기 콘택홀을 형성하기 위한 콘택홀마스크는 화소전극영역을 오픈 시키기 위한 마스크패턴을 포함하며, 상기 콘택홀마스크를 사용하여 상기 화소전극 상부의 제 2 절연막을 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
  10. 제 9 항에 있어서, 상기 콘택홀마스크는 상기 화소전극 형태와 동일하거나 크게 설계된 마스크패턴을 포함하며, 이를 상기 화소전극영역에 적용함으로써 상기 화소전극 상부의 제 2 절연막을 제거하여 상기 화소전극 상부의 화소전극패턴을 완전히 노출시키는 것을 특징으로 하는 액정표시소자의 제조방법.
  11. 제 9 항에 있어서, 상기 화소전극영역을 오픈 시키는 콘택홀마스크는 정렬오차를 고려하여 상기 화소전극 형태보다 크게 설계된 마스크패턴을 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  12. 제 11 항에 있어서, 상기 화소전극 형태보다 크게 설계된 마스크패턴을 통해 상기 화소전극 상부의 제 2 절연막을 상기 화소전극 형태보다 크게 패터닝함으로써 상기 화소전극 상부의 화소전극패턴이 완전히 노출되는 것을 특징으로 하는 액정표시소자의 제조방법.
  13. 제 12 항에 있어서, 상기 화소전극 상부의 화소전극패턴을 제거하여 상기 화소전극 표면을 완전히 노출시키는 것을 특징으로 하는 액정표시소자의 제조방법.
  14. 제 1 항에 있어서, 상기 드레인전극은 화소전극 쪽으로 연장되어 상기 화소전극 표면에 직접 연결되는 것을 특징으로 하는 액정표시소자의 제조방법.
  15. 제 1 항에 있어서, 게이트전극을 형성한 후에 상기 게이트전극을 마스크로 상기 액티브 패턴에 불순물 이온을 주입하여 소오스영역과 드레인영역을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  16. 기판;
    상기 기판 위에 형성되며, 소오스영역과 드레인영역 및 채널영역으로 구성된 액티브패턴;
    상기 액티브패턴이 형성된 기판 전면에 형성된 제 1 절연막;
    상기 제 1 절연막 위에 형성되되, 제 1 도전막과 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 상기 제 1 도전막으로만 이루어진 화소전극;
    상기 게이트전극과 게이트라인 및 화소전극이 형성된 기판 위에 형성되며, 상기 액티브패턴의 소오스/드레인영역을 노출시키는 콘택홀이 형성된 제 2 절연막; 및
    상기 제 2 절연막 위에 형성되어 상기 콘택홀을 통해 상기 소오스영역과 연결되는 소오스전극 및 상기 드레인영역과 연결되는 드레인전극을 포함하며, 상기 화소전극은 상기 게이트전극 및 게이트라인과 동일층에 구성되는 한편, 그 표면이 노출되도록 상부의 제 2 절연막이 제거되어 상기 노출된 표면이 상기 드레인전극과 직접 연결되는 것을 특징으로 하는 액정표시소자.
  17. 제 16 항에 있어서, 상기 제 1 도전막 또는 제 2 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성물질로 이루어진 것을 특징으로 하는 액정표시소자.
  18. 제 16 항에 있어서, 상기 제 2 도전막은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴과 같은 불투명한 도전성물질로 이루어진 것을 특징으로 하는 액정표시소자.
  19. 제 16 항에 있어서, 상기 화소전극 형태보다 크게 설계된 마스크패턴을 통해 상기 화소전극 상부의 제 2 절연막을 상기 화소전극 형태보다 크게 패터닝함으로써 상기 화소전극 가장자리로부터 일정 거리에 있는 상기 제 2 절연막이 제거되는 것을 특징으로 하는 액정표시소자.
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