JP6013685B2 - 半導体装置 - Google Patents

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Description

半導体装置及び半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いたトランジスタが開示されている(特許文献1参照)。

特開2006−165528号公報

酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することを課題の一つとする。

また、より高性能な半導体装置を実現するため、トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを課題の一つとする。

また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することを課題の一つとする。

上記課題のうち、少なくともいずれか一を解決することを課題とする。

半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である酸化物半導体層を用いる。

本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である半導体装置である。

本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である半導体装置である。

本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に間隔を有して設けられた一対の第1の酸化物半導体層と、酸化物絶縁層及び一対の第1の酸化物半導体層上に接して設けられたチャネル形成領域を含む第2の酸化物半導体層と、酸化物絶縁層及び第2の酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に第2の酸化物半導体層と重なるゲート電極層とを有し、第2の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である半導体装置である。

酸化物半導体層又は第2の酸化物半導体層は、非単結晶半導体であって、c軸配向した結晶領域を含んでもよい。

酸化物半導体層又は第2の酸化物半導体層は、非単結晶半導体であって、インジウム:ガリウム:亜鉛の組成比が3:1:2の酸化物ターゲットで作製することができる。

酸化物半導体層又は第2の酸化物半導体層において、ゲート電極層と重畳しない領域は、ドーパントを含む構成としてもよい。

また、酸化物半導体層又は第2の酸化物半導体層において、ソース電極層またはドレイン電極層と重畳しない領域は、ソース電極層またはドレイン電極層と重畳する領域よりも高い酸素濃度を有する構成としてもよい。

また、ゲート電極層をマスクとして酸化物半導体層に自己整合的にドーパントを導入し、酸化物半導体層においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパントを含む低抵抗領域を形成してもよい。ドーパントは、酸化物半導体層の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有することにより、該トランジスタはオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。

また、酸化物半導体層に水素若しくは水分を放出させる加熱処理(脱水化又は脱水素化処理)を行ってもよい。また、酸化物半導体層として結晶性酸化物半導体層を用いる場合、結晶化のための加熱処理を行ってもよい。

また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。

よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。

例えば、酸素の供給源となる酸素を多く(過剰に)含む酸化物絶縁膜を酸化物半導体層と接して設けることによって、該酸化物絶縁膜から酸化物半導体層へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層への酸素の供給を行ってもよい。

また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。

さらに、好ましくはトランジスタに設けられる酸化物半導体層は、酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている膜とするとよい。この場合、酸素の含有量は、酸化物半導体の化学量論的組成比を超える程度とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半導体の格子間に酸素が存在する場合もある。

水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりI型(真性)の酸化物半導体、又はI型(真性)に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位(Ef)を真性フェルミ準位(Ei)と同じレベルにまですることができる。よって、該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Vthのばらつき、しきい値電圧のシフトΔVthを低減することができる。

本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、LSIや、CPUや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。

酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。

また、より高性能な半導体装置を実現するため、トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。

また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。

半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を示す断面図、平面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 酸化物半導体のエネルギーバンド図を示す図。 酸化物半導体膜のXRD測定結果を示す図。 トランジスタ1の電気特性評価を示す図。 トランジスタ2の電気特性及び信頼性評価を示す図。 酸化物半導体膜のTEM写真図。 トランジスタのリーク電流の示す図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1及び図3を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。

トランジスタはチャネル形成領域が1つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。

図1(A)乃至(E)に示すトランジスタ440aは、トップゲート構造を有するプレーナ型のトランジスタの例である。

トランジスタ440aは、酸化物絶縁層436が設けられた絶縁表面を有する基板400上に、チャネル形成領域409、低抵抗領域404a、404bを含む酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁膜402、ゲート電極層401を有する。トランジスタ440a上には、絶縁膜407が形成されている。

図1は、酸化物半導体層403上において、ソース電極層405a、及びドレイン電極層405bとゲート電極層401とは重ならない構造であるが、図2(A)で示すトランジスタ440bのようにソース電極層405a、及びドレイン電極層405bとゲート電極層401とが一部重なる構造であってもよい。

酸化物半導体層403は、インジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である酸化物半導体層(IGZO層ともいう)である。

酸化物半導体層403は、インジウム:ガリウム:亜鉛の組成比が3:1:2の酸化物ターゲットを用いたスパッタリング法によって作製することができる。

酸化物半導体は非単結晶であり、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。

なお、Raは、JIS B0601で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Sは、測定面(座標(x,y)(x,y)(x,y)(x,y)で表される4点によって囲まれる長方形の領域)の面積を指し、Zは測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。

酸化物半導体層403として、結晶を含み、結晶性を有する酸化物半導体層(結晶性酸化物半導体層)を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。

例えば、結晶性酸化物半導体層として、表面に概略垂直なc軸を有している結晶を含む酸化物半導体層を用いることができる。

表面に概略垂直なc軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶(C Axis Aligned Crystal;CAACともいう)を含む酸化物半導体(CAAC―OS)層である。

CAAC―OSとは、c軸配向し、かつab面、表面または界面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面(あるいは表面または界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転した)結晶である。CAACを含む薄膜とは、c軸に対しては結晶化した薄膜であり、ab面に対しては必ずしも配列していない。

広義に、CAACとは、非単結晶であって、そのab面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む。

CAACを含む薄膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACを含む薄膜は結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

CAACを構成する酸素の一部は窒素で置換されてもよい。また、CAACを含む薄膜を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面やCAACの表面や膜面、界面等に垂直な方向)に揃っていてもよい。あるいは、CAACを含む薄膜を構成する個々の結晶部分のab面の法線は一定の方向(例えば、基板面、表面、膜面、界面等に垂直な方向)を向いていてもよい。

該結晶性酸化物半導体層とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。

c軸配向を有した結晶性酸化物半導体層を得る方法としては、3つ挙げられる。1つ目は、成膜温度を200℃以上500℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にc軸配向させる方法である。2つ目は、膜厚を薄く成膜した後、200℃以上700℃以下の加熱処理を行い、表面に概略垂直にc軸配向させる方法である。3つ目は、一層目の膜厚を薄く成膜した後、200℃以上700℃以下の加熱処理を行い、2層目の成膜を行い、表面に概略垂直にc軸配向させる方法である。

酸化物半導体層403の膜厚は、1nm以上30nm以下(好ましくは5nm以上10nm以下)とし、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用いることができる。また、酸化物半導体層403は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。

また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。

スパッタリング用ターゲットの一例として、In−Ga−Zn−O化合物ターゲットについて以下に示す。

InO粉末、GaO粉末およびZnO粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InO粉末、GaO粉末およびZnO粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2のmol数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

図1(A)乃至(E)にトランジスタ440aを用いて、作製方法の一例を示す。

まず、絶縁表面を有する基板400上に酸化物絶縁層436を形成する。

絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。

また、基板400として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層403を含むトランジスタ440aを直接作製してもよいし、他の作製基板に酸化物半導体層403を含むトランジスタ440aを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ440aとの間に剥離層を設けるとよい。

酸化物絶縁層436としては、プラズマCVD法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。

酸化物絶縁層436は、単層でも積層でもよい。例えば、基板400上に酸化シリコン膜、In−Hf−Zn系酸化物膜、酸化物半導体層403を順に積層してもよいし、基板400上に酸化シリコン膜、In:Zr:Zn=1:1:1の原子数比のIn−Zr−Zn系酸化物膜、酸化物半導体層403を順に積層してもよいし、基板400上に酸化シリコン膜、In:Gd:Zn=1:1:1の原子数比のIn−Gd−Zn系酸化物膜、酸化物半導体層403を順に積層してもよい。

本実施の形態では酸化物絶縁層436としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。

また、酸化物絶縁層436と基板400との間に窒化物絶縁膜を設けてもよい。
窒化物絶縁膜は、プラズマCVD法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。

次に、酸化物絶縁層436上に酸化物半導体層403を形成する。

酸化物絶縁層436は、酸化物半導体層403と接するため、膜中(バルク中)に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁層436として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。このような酸化物絶縁層436を用いることで、酸化物半導体層403に酸素を供給することができ、特性を良好にすることができる。酸化物半導体層403へ酸素を供給することにより、膜中の酸素欠損を補填することができる。

例えば、酸素の供給源となる酸素を多く(過剰に)含む酸化物絶縁層436を酸化物半導体層403と接して設けることによって、該酸化物絶縁層436から酸化物半導体層403へ酸素を供給することができる。酸化物半導体層403及び酸化物絶縁層436を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層403への酸素の供給を行ってもよい。

酸化物半導体層403の形成工程において、酸化物半導体層403に水素、又は水がなるべく含まれないようにするために、酸化物半導体層403の成膜の前処理として、スパッタリング装置の予備加熱室で酸化物絶縁層436が形成された基板を予備加熱し、基板及び酸化物絶縁層436に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。

酸化物絶縁層436において酸化物半導体層403が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的機械研磨(Chemical Mechanical Polishing:CMP)法)、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物絶縁層436の表面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物絶縁層436表面の凹凸状態に合わせて適宜設定すればよい。

なお、酸化物半導体層403は、成膜時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている)膜とすることが好ましい。

なお、本実施の形態において、酸化物半導体層403を、スパッタリング法で作製するためのターゲットとしては、組成比として、In:Ga:Zn=3:1:2[原子百分率]の酸化物ターゲットを用い、In−Ga−Zn系酸化物膜(IGZO膜)を成膜する。

また、金属酸化物ターゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99.9%以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。

酸化物半導体層403を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に酸化物半導体層403を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体層403に含まれる不純物の濃度を低減できる。

また、酸化物絶縁層436と酸化物半導体層403とを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁層436と酸化物半導体層403とを大気に曝露せずに連続して形成すると、酸化物絶縁層436表面に水素や水分などの不純物が吸着することを防止することができる。

酸化物半導体層403は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層に加工して形成することができる。

また、島状の酸化物半導体層403を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。

また、酸化物半導体層403に、過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するための加熱処理を行ってもよい。加熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層403に対して窒素雰囲気下450℃において1時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。

また、加熱処理で酸化物半導体層403を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層403を高純度化及び電気的にI型(真性)化することができる。

なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体層403加工前の膜状の酸化物半導体膜の形成後、絶縁膜407の形成前であれば、トランジスタ440aの作製工程においてどのタイミングで行ってもよい。例えば、膜状の酸化物半導体膜の形成後、又は島状の酸化物半導体層403形成後に行うことができる。

また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。

脱水化又は脱水素化のための加熱処理を、酸化物半導体層403として島状に加工される前、膜状の酸化物半導体膜が酸化物絶縁層436を覆った状態で行うと、酸化物絶縁層436に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。

また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。

脱水化又は脱水素化処理を行った酸化物半導体層403に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層403を高純度化、及び電気的にI型(真性)化することができる。高純度化し、電気的にI型(真性)化した酸化物半導体層403を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。

酸素の導入工程は、酸化物半導体層403に酸素導入する場合、酸化物半導体層403に直接導入してもよいし、ゲート絶縁膜402や絶縁膜407などの他の膜を通過して酸化物半導体層403へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層403へ直接導入する場合は、プラズマ処理なども用いることができる。

酸化物半導体層403への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層403への酸素の導入は複数回行ってもよい。

次いで、酸化物半導体層403上に、ソース電極層及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In―SnO)、酸化インジウム酸化亜鉛(In―ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層405a、ドレイン電極層405bを形成した後、レジストマスクを除去する。

次いで、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを覆うゲート絶縁膜402を形成する(図1(C)参照)。

なお、ゲート絶縁膜402の被覆性を向上させるために、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405b表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜402として膜厚の薄い絶縁膜を用いる場合、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405b表面の平坦性が良好であることが好ましい。

ゲート絶縁膜402の膜厚は、1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、ゲート絶縁膜402は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

ゲート絶縁膜402の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜402は、酸化物半導体層403と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜402は、膜中(バルク中)に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜402として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。本実施の形態では、ゲート絶縁膜402として、SiO2+α(ただし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜402として用いることで、酸化物半導体層403に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜402は、作製するトランジスタのサイズやゲート絶縁膜402の段差被覆性を考慮して形成することが好ましい。

また、ゲート絶縁膜402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiO(x>0、y>0))、ハフニウムアルミネート(HfAl(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜402は、単層構造としても良いし、積層構造としても良い。

そして、ゲート電極層401をプラズマCVD法又はスパッタリング法等により、ゲート絶縁膜402上に形成する(図1(B)参照)。ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。

また、ゲート電極層401の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁膜402と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

次に、ゲート電極層401、ソース電極層405a、及びドレイン電極層405bをマスクとして酸化物半導体層403にドーパント421を導入し、低抵抗領域404a、404bを形成する。

ソース電極層405a、及びドレイン電極層405bの膜厚や、ドーパント421の導入条件によっては、ソース電極層405a、及びドレイン電極層405b下の酸化物半導体層403にもドーパント421が導入される場合と導入されない場合があり、また導入されても濃度が低くソース電極層405a、又はドレイン電極層405b下以外の低抵抗領域と比べて抵抗が高い領域となる場合もある。

図2(B)で示すトランジスタ440cは、ソース電極層405a、ドレイン電極層405bとして膜厚の薄い、例えば10nmのタングステン膜を形成する。このようにソース電極層405a、ドレイン電極層405bの膜厚が薄いと、低抵抗領域を形成するために酸化物半導体層403へドーパントを導入する場合、ソース電極層405a、ドレイン電極層405bを通過してソース電極層405a、ドレイン電極層405b下の酸化物半導体層403にもドーパントを導入することができる。従って、トランジスタ440cはソース電極層405a、ドレイン電極層405b下の酸化物半導体層403の領域も低抵抗領域404a、404bが形成されている。

ドーパント421は、酸化物半導体層403の導電率を変化させる不純物である。ドーパント421としては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。

ドーパント421は、注入法により、他の膜(例えば絶縁膜407、ソース電極層405a、及びドレイン電極層405b)を通過して、酸化物半導体層403に導入することもできる。ドーパント421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント421の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。

ドーパント421の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント421としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント421のドーズ量は1×1013ions/cm以上5×1016ions/cm以下とすればよい。

低抵抗領域におけるドーパント421の濃度は、5×1018/cm以上1×1022/cm以下であることが好ましい。

ドーパント421を導入する際に、基板400を加熱しながら行ってもよい。

なお、酸化物半導体層403にドーパント421を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。

また、ドーパント421の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度300℃以上700℃以下、好ましくは300℃以上450℃以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。

酸化物半導体層403を結晶性酸化物半導体膜とした場合、ドーパント421の導入により、一部非晶質化する場合がある。この場合、ドーパント421の導入後に加熱処理を行うことによって、酸化物半導体層403の結晶性を回復することができる。

よって酸化物半導体層403において、チャネル形成領域409を挟んで低抵抗領域404a、404bが設けられた酸化物半導体層403が形成される。

以上の工程で、本実施の形態のトランジスタ440aが作製される(図1(C)参照)。インジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上であるIGZO膜を用いた酸化物半導体層403を用いることによって、トランジスタ440aに高いオン特性(電界効果移動度)、低いオフ電流、高い信頼性を付与することが可能となる。

次いで、酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁膜402、ゲート電極層401上に絶縁膜407を形成する(図1(D)参照)。

絶縁膜407は、プラズマCVD法、スパッタリング法、又は蒸着法等により成膜することができる。絶縁膜407は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。

また、絶縁膜407として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜)、又は金属窒化物膜(例えば、窒化アルミニウム膜)も用いることができる。

絶縁膜407は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。

絶縁膜407は、スパッタリング法など、絶縁膜407に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、絶縁膜407において、酸化物半導体層403に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層403への酸素の供給源となるために好ましい。

本実施の形態では、絶縁膜407として膜厚100nmの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。

酸化物半導体膜の成膜時と同様に、絶縁膜407の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜407に含まれる不純物の濃度を低減できる。また、絶縁膜407の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。

絶縁膜407を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

酸化物半導体層403上に設けられる絶縁膜407として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い。

従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層403への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層403からの放出を防止する保護膜として機能する。

また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

また、ゲート絶縁膜402及び絶縁膜407にソース電極層405a、ドレイン電極層405bに達する開口を形成し、開口にソース電極層405a、ドレイン電極層405bと電気的に接続する配線層465a、465bを形成する(図1(E)参照)。配線層465a、465bを用いて他のトランジスタと接続させ、様々な回路を構成することができる。

また、図2(C)に示すトランジスタ440dのように、ソース電極層405a、ドレイン電極層405bを設けずに、酸化物半導体層403に直接配線層465a、465bを接するように設けてもよい。

配線層465a、配線層465bはゲート電極層401、ソース電極層405a、405bと同様の材料及び方法を用いて形成することができる。例えば、配線層465a、配線層465bとして窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。

高純度化され、酸素欠損が補填された酸化物半導体層403は、水素、水などの不純物が十分に除去されており、酸化物半導体層403中の水素濃度は5×1019/cm以下、好ましくは5×1018/cm以下である。なお、酸化物半導体層403中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定されるものである。

本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体層403を用いたトランジスタ440aは、オフ状態における電流値(オフ電流値)を、チャネル幅1μm当たり室温にて100zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、好ましくは50zA/μm以下レベルにまで低くすることができる。

以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。

また、より高性能な半導体装置を実現するため、トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。

また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することができる。

(実施の形態2)
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図3及び図4を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。

図3(A)乃至(C)に示すトランジスタ450は、トップゲート構造のトランジスタの一例である。図3(A)は平面図であり、図3(A)中の一点鎖線X−Yで切断した断面が図3(B)に相当し、図3(A)中の一点鎖線V−Wで切断した断面が図3(C)に相当する。

チャネル長方向の断面図である図3(B)に示すように、トランジスタ450は、酸化物絶縁層436が設けられた絶縁表面を有する基板400上に、第1の酸化物半導体層である酸化物半導体層408a、408b、チャネル形成領域409、低抵抗領域414a、414bを含む第2の酸化物半導体層である酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁膜402、ゲート電極層401を有する。酸化物半導体層408a、408bは、酸化物絶縁層436上に接して間隔を有して形成され、酸化物半導体層403は酸化物半導体層408a、408b及び酸化物絶縁層436と接して形成される。

図3(C)は、チャネル幅方向の断面図であり、酸化物半導体層403は端部に20度〜50度のテーパーを有している。端部が垂直であると酸素が抜けやすく酸素欠陥を生じやすいが、端部にテーパーを有することで酸素欠陥を抑制し、トランジスタ450のリーク電流(寄生チャネル)の発生を低減している。

膜厚3〜5nmの酸化物半導体層403の下に酸化物半導体層408a、408bを設けることで、ソース電極層405a、405bとのコンタクト抵抗を低下させることができる。

低抵抗領域414a、414bはゲート電極層401をマスクとして酸化物半導体層403へドーパントを導入することで形成することができる。また、低抵抗領域は金属元素を拡散させることによっても形成することができる。ドーパント及び金属元素の拡散を用いて低抵抗領域を形成することで、より配線層とのコンタクト抵抗を低下させることができる。

また、ゲート電極層401の側面にサイドウォール構造の側壁絶縁層を設けてもよい。トランジスタ450は、ゲート電極層401の側面に膜厚の薄い側壁絶縁層412a、412bが設けられている。側壁絶縁層412a、412bは、ゲート電極層401を覆う絶縁膜を形成した後、これをRIE(Reactive ion etching:反応性イオンエッチング)法による異方性のエッチングによって絶縁膜を加工し、ゲート電極層401の側壁に自己整合的にサイドウォール構造の側壁絶縁層412a、412bを形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、TEOS(Tetraethyl−Ortho−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶縁膜は熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD、スパッタリング等の方法によって形成することができる。また、低温酸化(LTO:Low Temperature Oxidation)法により形成する酸化シリコンを用いてもよい。

側壁絶縁層412a、412bを設けることで、ゲート電極層401と低抵抗領域404a、404bとのショートを防止することができる。

酸化物半導体層408a、408b全体にドーパントを導入して低抵抗領域とすると、酸化物半導体層408a、408b下、酸化物絶縁層436側からも他の導電層と電気的接続を行うことができる。

酸化物半導体層403をインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である高い電界効果移動度のIGZO膜を用いて、膜厚を3〜5nmと薄くおさえることによってショートチャネル効果によるトランジスタのノーマリーオンを防止することができる。

酸化物半導体層408a、408bとしては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。

酸化物半導体層408a、408bとして、酸化インジウム、酸化スズ、酸化亜鉛のような導電性の高い酸化物半導体層を用いてもよい。

本実施の形態では、酸化物半導体層408a、408bとして、インジウム:ガリウム:亜鉛の組成比が1:1:1の酸化物ターゲットで作製された酸化物半導体層を用いる。

酸化物半導体層408a、408bの膜厚は20〜50nmとすればよい。

トランジスタ450の作製方法の一例を図4(A)乃至(E)に示す。

まず、絶縁表面を有する基板400上に酸化物絶縁層436を形成し、酸化物絶縁層436上に酸化物半導体膜444を形成する(図4(A)参照)。本実施の形態では酸化物半導体膜444をインジウム:ガリウム:亜鉛の組成比が1:1:1の酸化物ターゲットを用いてスパッタリング法により形成する。

次に酸化物半導体膜444をフォトリソグラフィ工程によって島状に加工し、一対の間隔を有して設けられた酸化物半導体層408a、408bを形成する。酸化物半導体層408a、408b及び酸化物絶縁層436に接して酸化物半導体層403を形成する(図4(B)参照)。酸化物半導体層403は、インジウム:ガリウム:亜鉛の組成比が3:1:2の酸化物ターゲットを用いてスパッタリング法により形成する。酸化物半導体層403の端部はテーパーを有する形状が好ましく、本実施の形態では30度のテーパーを有する形状とする。

次いで、酸化物半導体層403上にゲート絶縁膜402、ゲート電極層401、ゲート電極層401の側面を覆う側壁絶縁層412a、412bを形成する(図4(C)参照)。ゲート絶縁膜402は酸化物半導体層403上に絶縁膜を形成し、該絶縁膜をゲート電極層401及び側壁絶縁層412a、412bをマスクとしてエッチングすることで形成することができる。なお、酸化物半導体層403の一部は露出する。

次いで、酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁膜402、ゲート電極層401上に、酸化物半導体層403の一部と接して、金属元素を含む膜417を形成する(図1(C)参照)。

金属元素を含む膜417としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられる。

金属元素を含む膜中の金属元素としては、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ハフニウム(Hf)、タンタル(Ta)、ランタン(La)、バリウム(Ba)、マグネシウム(Mg)、ジルコニウム(Zr)、及びニッケル(Ni)のいずれかから選択される一以上を用いることができる。金属元素を含む膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜、又は金属窒化物膜(例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を用いることができる。また、金属元素を含む膜にリン(P)、ホウ素(B)などのドーパントを含ませてもよい。本実施の形態において金属元素を含む膜417は導電性を有する。

金属元素を含む膜417は、プラズマCVD法、スパッタリング法、又は蒸着法等により成膜することができる。金属元素を含む膜417の膜厚は5nm以上30nm以下とすればよい。

本実施の形態では、金属元素を含む膜417として膜厚10nmのアルミニウム膜をスパッタリング法によって形成する。

次に、ゲート絶縁膜402、ゲート電極層401、及び側壁絶縁層412a、412bをマスクとして、酸化物半導体層403に金属元素を含む膜417を通過してドーパント421を選択的に導入し、低抵抗領域を形成する(図4(D)参照)。

ドーパント421は、酸化物半導体層403の導電率を変化させる不純物である。ドーパント421としては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。

上記ドーパントは金属元素を含む膜417に含ませてもよい。

ドーパント421は、注入法により、金属元素を含む膜417を通過して、酸化物半導体層403に導入する。ドーパント421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント421の単体のイオンあるいは水素化物やフッ化物、塩化物のイオンを用いると好ましい。

ドーパント421の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる金属元素を含む膜417の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて、イオン注入法でホウ素イオンの注入を行う場合、加速電圧15kV、ドーズ量を1×1015ions/cmとすればよい。ドーズ量を1×1013ions/cm以上5×1016ions/cm以下とすればよい。

低抵抗領域におけるドーパント421の濃度は、5×1018/cm以上1×1022/cm以下であることが好ましい。

ドーパントを導入する際に、基板400を加熱しながら行ってもよい。

なお、酸化物半導体層403にドーパント421を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。

また、ドーパント421の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度300℃以上700℃以下、好ましくは300℃以上450℃以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。

次に、金属元素を含む膜417及び酸化物半導体層403の一部が接した状態で加熱処理を行う。加熱処理は酸素雰囲気下で行うことが好ましい。加熱処理は減圧下、窒素雰囲気下でも行うことできる。また、加熱温度は100℃以上700℃以下、好ましくは200℃以上400℃以下とすればよい。

例えば、加熱処理装置の一つである電気炉に基板を導入し、金属元素を含む膜417及び酸化物半導体層403に対して酸素雰囲気下200℃において1時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。

加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。

加熱処理により、金属元素を含む膜417から酸化物半導体層403へ金属元素が導入され、低抵抗領域414a、414bが形成される。よって酸化物半導体層403において、チャネル形成領域409を挟んで、ドーパント及び金属元素を含む低抵抗領域414a、414bが形成される。

本実施の形態では、ドーパントとしてホウ素、金属元素としてアルミニウムを用いたため、低抵抗領域414a、414bはホウ素及びアルミニウムを含む。

次に金属元素を含む膜417をエッチングにより除去する。本実施の形態ではウェットエッチング法により金属元素を含む膜417を除去する。

以上の工程で、本実施の形態のトランジスタ450が作製される。チャネル長方向にチャネル形成領域409を挟んで低抵抗領域414a、414bを含む酸化物半導体層403を有することにより、該トランジスタ450はオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。

低抵抗領域414a、414bはソース領域、又はドレイン領域として機能させることができる。低抵抗領域414a、414bを設けることによって、低抵抗領域414a、414bの間に形成されるチャネル形成領域409に加わる電界を緩和させることができる。また、低抵抗領域414a、414bにおいて酸化物半導体層403とソース電極層405a及びドレイン電極層405bとを電気的に接続させることによって、酸化物半導体層403とソース電極層405a及びドレイン電極層405bとの接触抵抗を低減することができる。

また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

本実施の形態では、トランジスタ450上に平坦化絶縁膜415を形成する。また、平坦化絶縁膜415に酸化物半導体層403達する開口を形成し、開口に酸化物半導体層403と電気的に接続するソース電極層405a、ドレイン電極層405bを形成する(図4(E)参照)。

以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。

また、より高性能な半導体装置を実現するため、トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。

また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

(実施の形態3)
本実施の形態では、実施の形態1又は実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1又は実施の形態2に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1または2で示すトランジスタのいずれの構造も適用することができる。

トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図5は、半導体装置の構成の一例である。図5(A)に、半導体装置の断面図を、図5(B)に半導体装置の平面図を、図5(C)に半導体装置の回路図をそれぞれ示す。ここで、図5(A)は、図5(B)のC1−C2、及びD1−D2における断面に相当する。

図5(A)及び図5(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162は、実施の形態1又は実施の形態2で示した構成と同一の構成とすることができる。

ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図5(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板185に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

基板185上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化を実現するためには、図5(A)に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120としてもよい。

図5(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ162に含まれる酸化物半導体層144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。

トランジスタ162上には、絶縁層150が単層または積層で設けられている。また、絶縁層150を介して、トランジスタ162の電極層142aと重畳する領域には、導電層148bが設けられており、電極層142aと、絶縁層150と、導電層148bとによって、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。

トランジスタ162および容量素子164の上には絶縁層152が設けられている。そして、絶縁層152上にはトランジスタ162と、他のトランジスタを接続するための配線156が設けられている。図5(A)には図示しないが、配線156は、絶縁層150、絶縁層152及びゲート絶縁膜146などに形成された開口に形成された電極を介して電極層142bと電気的に接続される。ここで、該電極は、少なくともトランジスタ162の酸化物半導体層144の一部と重畳するように設けられることが好ましい。

図5(A)及び図5(B)において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。例えば、容量素子164の導電層143bは、トランジスタ160のゲート電極128と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

なお、電極層142b及び配線156の電気的接続は、電極層142b及び配線156を直接接触させて行ってもよいし、間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。

次に、図5(A)及び図5(B)に対応する回路構成の一例を図5(C)に示す。

図5(C)において、第1の配線(1st Line)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。

図5(C)に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(保持)。

トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位Vとすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

また、トランジスタ162は、インジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である酸化物半導体層を用いるため、しきい値電圧がプラスであるトランジスタとすることができる。該トランジスタを採用することで、半導体装置の高性能化を達成することができる。さらに、本実施の形態の半導体装置は、長期間の使用に際しても、しきい値電圧がシフトしにくいトランジスタを用いるため、半導体装置の高信頼性化を図ることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

(実施の形態4)
本実施の形態においては、実施の形態1又は実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態3に示した構成と異なる構成について、図6及び図7を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1又は実施の形態2に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1または2で示すトランジスタのいずれの構造も適用することができる。

図6(A)は、半導体装置の回路構成の一例を示し、図6(B)は半導体装置の一例を示す概念図である。まず、図6(A)に示す半導体装置について説明を行い、続けて図6(B)に示す半導体装置について、以下説明を行う。

図6(A)に示す半導体装置において、ビット線BLとトランジスタ162のソース電極又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極と容量素子254の第1の端子とは電気的に接続されている。

酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。

次に、図6(A)に示す半導体装置(メモリセル250)に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。

トランジスタ162のオフ電流は極めて小さいから、容量素子254の第1の端子の電位(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。

例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB*VB0+C*V)/(CB+C)となる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=(CB*VB0+C*V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB*VB0+C*V0)/(CB+C))よりも高くなることがわかる。

そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図6(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図6(B)に示す半導体装置について、説明を行う。

図6(B)に示す半導体装置は、上部に記憶回路として図6(A)に示したメモリセル250を複数有するメモリセルアレイ251a及び251bを有し、下部に、メモリセルアレイ251(メモリセルアレイ251a及び251b)を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。

図6(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a及び251b)の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。

なお、図6(B)に示した半導体装置では、2つのメモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。

次に、図6(A)に示したメモリセル250の具体的な構成について図7を用いて説明を行う。

図7は、メモリセル250の構成の一例である。図7(A)に、メモリセル250の平面図を、図7(B)に図7(A)の線分A−Bにおける断面図をそれぞれ示す。

図7(A)及び図7(B)に示すトランジスタ162は、実施の形態1又は実施の形態2で示した構成と同一の構成とすることができる。

図7(B)に示すように、電極502及び電極504上にトランジスタ162が設けられている。電極502は、図6(A)におけるビット線BLとして機能する配線であり、トランジスタ162の低抵抗領域と接して設けられている。また、電極504は、図6(A)における容量素子254の一方の電極として機能し、トランジスタ162の低抵抗領域と接して設けられている。トランジスタ162上において、電極504と重畳する領域に設けられた電極506は、容量素子254の他方の電極として機能する。

また、図7(A)に示すように、容量素子254の他方の電極506は、容量線508と電気的に接続する。ゲート絶縁膜146を介して酸化物半導体層144上に設けられたゲート電極148aは、ワード線509と電気的に接続する。

また、図7(C)に、メモリセルアレイ251と、周辺回路との接続部における断面図を示す。周辺回路は、例えばnチャネル型トランジスタ510及びpチャネル型トランジスタ512を含む構成とすることができる。nチャネル型トランジスタ510及びpチャネル型トランジスタ512に用いる半導体材料としては、酸化物半導体以外の半導体材料(シリコンなど)を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。

図7(A)に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。インジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上である酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子254は、図7(B)で示すように電極504、酸化物半導体層144、ゲート絶縁膜146、電極506が積層されることによって形成される。上記のような組成を有する酸化物半導体層の比誘電率は非常に高いため(比誘電率で66)、これを誘電体膜として用いることにより容量素子254が必要とする面積を縮小することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

(実施の形態5)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図8乃至図11を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。

通常のSRAMは、図8(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150Fである。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。

それに対して、DRAMはメモリセルが図8(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

図9に携帯機器のブロック図を示す。図9に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909(IF909)を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図10に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図10に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路950は、画像データ(入力画像データ)の信号線、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。

まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。

入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。

このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図11に電子書籍のブロック図を示す。図11はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。

ここでは、図11のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

本実施例では、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜(IGZO膜)を作製し、酸化物半導体膜のイオン化ポテンシャルの測定を行い、その結果に基づきエネルギーバンド図を計算した。本明細書において、イオン化ポテンシャルの値は、バンドギャップ(エネルギーギャップ)と電子親和力を加算した値であり、バンドギャップの値は、材料の単膜の分光エリプソメトリーで測定して得られる値を用いる。また、酸化物半導体膜の組成分析を行った。

まず、分光エリプソメトリーで測定して得られたバンドギャップの結果を示す。

試料となる酸化物半導体膜として、石英基板上にスパッタリング法を用いて膜厚100nmのIGZO膜を成膜した。成膜条件は、基板温度を300℃とし、ターゲットとしては、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いた。

バンドギャップは、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下において成膜し、成膜後熱処理なしの試料では2.83eV、成膜後450℃で熱処理(窒素雰囲気下で1時間の後、酸素雰囲気下で1時間)した試料は2.90eV、成膜後650℃熱処理(窒素雰囲気下で1時間の後、酸素雰囲気下で1時間)した試料は2.94eV、また、酸素雰囲気(酸素100%)下において成膜し、成膜後熱処理なしの試料では2.82eV、成膜後450℃熱処理(窒素雰囲気下で1時間の後、酸素雰囲気下で1時間)した試料は2.89eV、成膜後650℃熱処理(窒素雰囲気下で1時間の後、酸素雰囲気下で1時間)した試料は2.94eVであり、約2.8eV〜2.9eVであった。

また、単結晶シリコン基板上に、酸素雰囲気(酸素100%)下、基板温度300℃、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により膜厚15nmで成膜して得られたIGZO膜を、該膜の表面側からスパッタリングしながら紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spctroscopy)によるイオン化ポテンシャルを測定した。なお、イオン化ポテンシャルは真空準位から価電子帯までのエネルギー差を表す。

イオン化ポテンシャルの値から分光エリプソメトリーで測定したバンドギャップを引くことで伝導帯のエネルギーを算出し、この、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いて成膜したIGZO膜のバンド構造を作成した。ただし、IGZO膜のバンドギャップは2.8eVとした。その結果が図12となる。

次に、単結晶シリコン基板上に、酸素雰囲気(酸素100%)下、基板温度300℃、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により膜厚15nmで成膜して得られたIGZO膜の組成をX線光電子分光法(XPS:X−ray Photoelectron Spectroscopy)分析によって定量化して評価した。

IGZO膜において、インジウム(In)が23.7atomic%、ガリウム(Ga)が7.5atomic%、亜鉛(Zn)が9atomic%、酸素(O)が59.7atomic%であった。

また、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いて成膜したIGZO膜のX線回折(XRD:X−Ray Diffraction)測定を行った。

試料として、石英基板上にスパッタリング法を用いて膜厚100nmのIGZO膜を成膜した。成膜条件は、基板温度を室温、200℃、300℃、又は400℃とし、成膜雰囲気をアルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)とし、ターゲットとして、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いた。

それぞれのIGZO膜についてout−of−plane法を用いてXRDスペクトルを測定した結果を図13に示す。図13において、縦軸はx線回折強度(任意単位)であり、横軸は回転角2θ(deg.)である。なお、XRDスペクトルの測定は、Bruker AXS社製X線回折装置D8 ADVANCEを用いた。

図13に示すように、室温で成膜したIGZO膜は、XRDスペクトルでは結晶を示すピークが見られず非晶質酸化物半導体膜であることが確認できた。また、200℃、300℃、又は400℃で成膜したIGZO膜は、図13に示すようにXRDスペクトルにおいて、2θ=31°近傍に、結晶に起因するピークが見られ、結晶性酸化物半導体膜であることが確認できた。

次にIGZO膜の端面を切り出し、高分解能透過電子顕微鏡(日立ハイテクノロジー製「H9000−NAR」:TEM)で加速電圧を300kVとし、IGZO膜の断面観察を行った。

試料として、石英基板上にスパッタリング法を用いて膜厚100nmのIGZO膜を成膜した。成膜条件は、基板温度を300℃、成膜雰囲気をアルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)とし、ターゲットとして、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いた。

図16(A)に成膜後加熱処理なし、図16(B)に成膜後450℃熱処理(窒素雰囲気下1時間の後、酸素雰囲気下1時間)、図16(C)に成膜後650℃熱処理(窒素雰囲気下1時間の後、酸素雰囲気下1時間)のIGZO膜の断面におけるTEM像を示す。

図16(A)乃至(C)に示すように、表面に概略垂直なc軸を有している結晶(CAAC)を含むIGZO膜が確認できた。

以上のように、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いて非単結晶のIGZO膜が得られることが確認できた。

本実施例では、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いて成膜されたIGZO膜を有するトランジスタを作製し、電気特性及び信頼性の評価を行った。

トランジスタとして、図1に示すトランジスタ440aの構造のトランジスタ1、及び図2(A)に示すトランジスタ440bの構造のトランジスタ2を作製した。以下にトランジスタ1及びトランジスタ2の作製方法を示す。

ガラス基板上に絶縁層としてスパッタリング法を用いて、膜厚300nmの酸化シリコン膜を形成した(成膜条件:酸素雰囲気下、圧力0.4Pa、電源1.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度100℃)。

酸化シリコン膜表面を研磨処理後、酸化物半導体膜としてIn:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚20nmのIGZO膜を形成した。成膜条件は、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下、圧力0.4Pa、電源1.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度200℃とした。

次に、温度450℃、窒素雰囲気下1時間の熱処理後、酸素雰囲気下1時間の熱処理を行った。IGZO膜をICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法により、エッチング(エッチング条件:エッチングガス(BCl:Cl=60sccm:20sccm)、電源電力450W、バイアス電力100W、圧力1.9Pa)し、島状に加工した。

スパッタリング法により膜厚50nmのタングステン膜(成膜条件:アルゴン雰囲気下、圧力0.8Pa、電源電力1kW)を成膜し、ICPエッチング法により、エッチング(エッチング条件:エッチングガス(CF:Cl:O=25sccm:25sccm:10sccm)、電源電力500W、バイアス電力150W、圧力1.0Pa)してソース電極層及びドレイン電極層を形成した。

次にCVD法により酸化窒化シリコン膜を30nm成膜し、ゲート絶縁膜を形成した。

スパッタリング法により膜厚15nmの窒化タンタル膜(成膜条件:アルゴン及び窒素(Ar:N=50sccm:10sccm)雰囲気下、圧力0.6Pa、電源電力1kW)及び膜厚135nmのタングステン膜(成膜条件:アルゴン雰囲気下、圧力2.0Pa、電源電力4kW)の積層を成膜し、エッチング法により、エッチング(第1エッチング条件:エッチングガス(Cl:SF:O=33sccm:33sccm:10sccm、電源電力2000W、バイアス電力50W、圧力0.67Pa)(第2エッチング条件:エッチングガス(Cl=100sccm、電源電力2000W、バイアス電力50W、圧力0.67Pa)してゲート電極層を形成した。

トランジスタ1のみ、ゲート電極層、ソース電極層及びドレイン電極層をマスクとしてイオン注入法によりIGZO膜に、リン(P)イオンを注入した。なお、リン(P)イオンの注入条件は加速電圧40kV、ドーズ量を1.0×1015ions/cmとした。

絶縁膜としてゲート電極層上に、スパッタリング法により酸化アルミニウム膜(成膜条件:アルゴン及び酸素(アルゴン:酸素=25sccm:25sccm)雰囲気下、圧力0.4Pa、電源電力2.5kW、ガラス基板とターゲットとの間の距離を60mm、基板温度250℃)を成膜し、CVD法により酸化窒化シリコン膜を300nm積層した。

次に、ゲート絶縁膜及び絶縁膜にIGZO膜に達する開口を形成し、該開口にスパッタリング法により膜厚50nmのチタン膜(成膜条件:アルゴン(Ar=20sccm)雰囲気下、圧力0.1Pa、電源電力12kW)、膜厚100nmのアルミニウム膜(成膜条件:アルゴン(Ar=50sccm)雰囲気下、圧力0.4Pa、電源電力1kW)、膜厚50nmのチタン膜(成膜条件:アルゴン(Ar=20sccm)雰囲気下、圧力0.1Pa、電源電力12kW)の積層を成膜し、エッチング(エッチング条件:エッチングガス(BCl:Cl=60sccm:20sccm)、電源電力450W、バイアス電力100W、圧力1.9Pa)して、配線層を形成した。

以上の工程でトランジスタ1及びトランジスタ2を作製した。なお、トランジスタ1においては、チャネル長(L)は3.2μm及びチャネル幅(W)は10.1μm、酸化物半導体膜上においてソース電極層、ドレイン電極層、及びゲート電極層のどれとも重ならない領域のチャネル長方向の幅(Loffともいう)は0.15μmとした。一方、なお、トランジスタ2においては、チャネル長(L)は2.9μm及びチャネル幅(W)は10.1μm、酸化物半導体膜上においてソース電極層又はドレイン電極層がゲート電極層と重なる領域のチャネル長方向の幅(Lovともいう)は1.15μmとした。

得られたトランジスタ1及びトランジスタ2の電気特性、及びトランジスタ1においては信頼性評価も行った。トランジスタ2のドレイン電圧(Vd)が3V、0.1Vにおけるゲート電圧(Vg)−ドレイン電流(Id)特性、及びドレイン電圧(Vd)が0.1Vにおける電界効果移動度を図14に、トランジスタ1のドレイン電圧(Vd)が3V、0.1Vにおけるゲート電圧(Vg)−ドレイン電流(Id)特性、及びドレイン電圧(Vd)が0.1Vにおける電界効果移動度を図15(A)(B)に示す。

図14及び図15に示すようにトランジスタ1及びトランジスタ2は、高いオン特性を示し、電界効果移動度は20cm/Vs付近であり、トランジスタ2においては20cm/Vsを超える電界効果移動度であった。

トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験(以下、GBT(Gate Bias Temperature)試験と呼ぶ。)がある。GBT試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、GBT試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。GBT試験前後において、しきい値電圧の変化量が小さいほど信頼性が高い。

トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基板の温度は、試験目的に応じて適宜設定すればよい。なお、「+GBT試験」では、ゲートに与える電位がソース及びドレインの電位(ソースとドレインは同電位である。)よりも高く、「−GBT試験」では、ゲートに与える電位がソース及びドレインの電位(ソースとドレインは同電位である。)よりも低い。

GBT試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びドレインと、の間の電位差をゲート絶縁層の厚さで除して決定される。

本実施例ではトランジスタ1にGBT試験を行った。まず+GBT試験として、基板温度を40℃とし、Vdを3Vとし、トランジスタ1のVg−Id特性の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgに6Vを印加し、そのまま大気雰囲気下で1時間保持した。次に、Vgを0Vとした。次に、基板温度40℃とし、Vdを10Vとし、トランジスタ1のVg−Id測定を行った。+GBT試験結果を図15(A)に示す。

同様に、−GBT試験まず基板温度を40℃とし、V(ds)を10Vとし、トランジスタ1のVg−Id特性の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgに−6Vを印加し、そのまま大気雰囲気下で1時間保持した。次に、Vgを0Vとした。次に、基板温度40℃とし、Vdを10Vとし、トランジスタ1のVg−Id測定を行った。−GBT試験結果を図15(B)に示す。

なお、図15(A)(B)において、GBT試験前を太線、試験後を細線で示している。

図15(A)(B)に示すように、トランジスタ1の+GBT試験および−GBT試験によるしきい値電圧の変動は、ほとんど見られなかった。従って、本実施例のトランジスタは、GBT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認できた。

また、トランジスタ1と同様の作製行程によって、チャネル長(L)を0.8μm、チャネル幅(W)を1000μm、Loffを0.3μmとしたトランジスタを作製し、当該トランジスタのオフリーク電流(オフ電流)を測定した。測定は、125℃または85℃の条件下にて行った。測定結果を図17に示す。

図17より、本実施例に係るトランジスタを85℃において41.5時間動作させた場合のオフリーク電流は、0.5zA/μmであり、極めて低い値であった。

以上より、本実施例のトランジスタは、オフ電流値が極めて低く、信頼性の高いトランジスタであることが示された。

Claims (3)

  1. チャネル形成領域、第1の領域及び第2の領域を含む酸化物半導体層と、
    前記酸化物半導体層上方にソース電極層及びドレイン電極層と、
    前記ソース電極層上方及び前記ドレイン電極層上方にゲート絶縁膜と、
    前記ゲート絶縁膜上方に、前記酸化物半導体層と重なる領域を有するゲート電極層とを有し、
    前記第1の領域は、前記ゲート電極層、前記ソース電極層及び前記ドレイン電極層と重ならず、
    前記第2の領域は、前記ソース電極層又は前記ドレイン電極層と重なり、
    前記第2の領域は、前記第1の領域と比べて抵抗が高いことを特徴とする半導体装置。
  2. 請求項1において、
    前記酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の4元素を少なくとも含み、該4元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の2倍以上であることを特徴とする半導体装置。
  3. 請求項1又は請求項2において、
    前記第1の領域及び前記第2の領域は、ドーパントを含み、
    前記第2の領域は、前記第1の領域と比べてドーパントの濃度が低いことを特徴とする半導体装置。
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