JP4296234B2 - 薄膜トランジスターの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスターの製造方法に関するもので、特に透明な３層構造の薄膜を形成してソース電極とドレイン電極、および画素電極として同時に使える薄膜トランジスターの製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスターは画素をそれぞれ駆動して表示特性を向上できる特徴を持っているために、アクティブマトリクス液晶表示素子のような平板表示素子などで画素のオン/オフスイッチング素子として広く活用されている。また、平板表示素子に適用される薄膜トランジスターは、耐電圧性とオン/オフ電流比が高いという条件を満足しなければならない。
【０００３】
薄膜トランジスターの種類は、非晶質シリコントランジスターと多結晶シリコントランジスターが知られている。多結晶シリコントランジスターが非晶質シリコントランジスターに比べて電子移動率などの性能と信頼度の面でより良い評価を受けているが、高温雰囲気で膜を形成させなければならない問題があるので、一般的には非晶質シリコン薄膜トランジスターが実用化されている。
【０００４】
しかし、最近、エクサイマレーザー装備などを活用して値段が安いガラス基板に手やすく多結晶シリコンを形成できる技術的な進歩がなされることによって、多結晶シリコン薄膜トランジスターに対する関心が高まっているのが実情である。
【０００５】
前記多結晶シリコン薄膜トランジスターでは、ゲート、ソース電極およびドレイン電極のような電極の配列が半導体の両方に位置する同一平面上構造（coplanar）を好む傾向がある。前記同一平面上構造は素子の大きさを最小化でき、ＰＭＯＳとＮＭＯＳを共に備えたＣＭＯＳを具現しやすい長所がある。
【０００６】
図８は従来の一般的な同一平面上構造でできた薄膜トランジスターを示している。図面で基板２の上面は薄膜装備などによって酸化膜が沈積されてバッファ層４を形成しており、このバッファ層４の上面の所定位置には非晶質シリコンで積層されて結晶化された活性層６が位置する。
【０００７】
そして、前記活性層６は絶縁膜８によってコーティングされる。この絶縁膜８の上面には、再びゲート金属層が蒸着された後にフォトリソグラフィー工程を経て所定のゲート電極１０が位置する。
【０００８】
次いで、イオンドーピング法で高濃度ドーピングして前記活性層６の両端部にコンタクト層１２を形成すると、前記ゲート電極１０とコンタクト層１２の間にオフセット領域１４が残される。このオフセット領域１４は、前記ゲート電極１０をマスクとして軽くドーピングさせると、ＬＤＤ領域になる。
【０００９】
最後に、ゲート電極１０の上面に層間絶縁膜１５を積層して前記コンタクト層１２と連通するコンタクトホールを形成した後、ここにソース電極、またはドレイン電極１６を導出して希望の薄膜トランジスターが完成する。
【００１０】
このような従来の薄膜トランジスターの製造工程でフォトリソグラフィー工程は、活性層の定義、ゲート電極形成、n+ドーピング、n-ドーピング、p+ドーピング、コンタクトホール形成、ソース・ドレイン電極の形成工程、およびその後に行われるビアホール、画素電極形成、pチャンネルドーピングなどの段階で行われなければならない。
【００１１】
しかし、周知のようにフォトリソグラフィー工程は、フォトレジスト塗布、マスク露光、現象／エッチングの段階で進められるために製造工程の増加は深刻な生産性の低下および品質不良率の増加を招く。
【００１２】
したがって、薄膜トランジスターの製造工程を節減しようとする各種の提案が試みられた。その中でコンタクト層からソース電極およびドレイン電極を導出する方法としてＩＴＯ層を埋め込んで工程の簡単化を期する方法が実施されている。
【００１３】
しかし、この場合には高密度ドーピングされたコンタクト層の境界で多結晶シリコン薄膜とＩＴＯ層間の接触抵抗が大きな問題を起こしている。また、データラインを既存のメタル電極より抵抗が非常に大きい透明導電膜にした時には、高解像度や大型パネルでＲＣ遅延現象を起こす原因となる。
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、３層構造の薄膜をソース電極とドレイン電極、および画素電極として同時に使うことによって製造工程を減らし、層間の接触抵抗を低められる薄膜トランジスターの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために本発明の薄膜トランジスターの製造方法は、基板上にバッファ層および活性層を積層して結晶化し、その活性層をパターンニングする工程と、前記活性層の上面に絶縁層を積層し、その上面の所定位置にフォトレジスト層を利用するフォトリソグラフィーによってゲート電極を積層形成する工程と、前記ゲート電極に積層されたフォトレジスト層を加温してリフローすることによってゲート電極の横面を被覆させる工程と、前記被覆されたゲート電極をマスクとしてプラズマイオン注入によって前記活性層の両端部に高濃度ドーピングされたコンタクト層を形成する工程と、前記フォトレジスト層を除去し、低濃度イオン注入をして活性層にＬＤＤ領域を形成する工程と、前記ゲート電極の上面に層間絶縁層を積層形成する工程と、前記層間絶縁層の所定部位にコンタクトホールを形成して内側のコンタクト層を露出させる工程と、前記コンタクトホールに第１金属層/ＩＴＯ層/第２金属層の３層薄膜を順次に蒸着してパターンニングしてソース電極とドレイン電極および画素電極を形成する工程と、前記第２金属層の上にデータラインを電気鍍金法で形成する工程と、を含む。
【００１６】
本発明で前記第１金属層は１００Å以下の厚さを持ち、好ましくは５０Å以下である。前記ＩＴＯ層は１０００Å以下の厚さを持ち、好ましくは６００Å以下である。また前記第２金属層は１００Å以下の厚さを持ち、好ましくは５０Å以下である。
【００１７】
前記金属層の金属としては電気抵抗が低いＡｇ、Ａｌ、Ａｕの中から選択された１種、またはこれらの合金を使用できる。
【００１８】
このような本発明の薄膜トランジスターは、３層構造の薄膜をソース電極とドレイン電極、および画素電極として同時に使うことによってビアホール形成工程と画素電極形成のためのパターンニングを省略することができる。またＩＴＯ層と多結晶シリコン薄膜間の接触抵抗を低めることができる。
【００１９】
【発明の実施の形態】
以下、添付された図面を参考にして本発明の製造方法に関する望ましい実施の形態を詳細に説明する。
【００２０】
図１乃至図７は本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【００２１】
図１を参考にすると、基板２０にバッファ層２２と活性層２４を順次に積層形成する。バッファ層２２はＳｉＯ2 を素材として２０００Å程度の厚さに蒸着形成し、活性層２４は非晶質シリコンを５００〜７００Åに成膜レーザー、また固相成長法で結晶化させて形成する。活性層２４を形成した後、その上面にゲート絶縁膜２６が積層形成される。ゲート絶縁膜２６には通常ＳｉＯ2 、ＳｉＮx （１≦Ｘ≦４）が使われる。
【００２２】
次いで、図２に示すように、ゲート絶縁膜２６の上面の所定位置にＡｌ、多結晶シリコン、Ｔａ、Ｍｏなどでゲート電極２８を設ける。ゲート電極２８はフォトリソグラフィー法で積層形成する。
【００２３】
次いで、ゲート電極２８を形成するために積層させたフォトレジスト層３０を除去しないまま加温すると、リフローされて図３に示すように、フォトレジスト層３０’が側方へ溶けて流れ、ゲート電極２８の横面を被覆するようになる。この状態で、プラズマイオン注入法で高濃度イオン注入を行うと、前記活性層２４の両端部が高濃度ドーピングされてコンタクト層３２が形成される。
【００２４】
次いで、前記フォトレジスト層３０’を除去すると、図４に示すように、前記フォトレジスト層３０’によりシールドされた活性層２４の部分が露出状態になり、ここに再び低濃度イオン注入を行うと、前記露出された部分はＬＤＤ領域３４になる。
【００２５】
その次に、図５に示すように、前記ゲート電極２８を含むように層間絶縁膜３６を積層形成する。層間絶縁膜３６もＳｉＮx （１≦Ｘ≦４）、ＳｉＯ2 を蒸着して形成され、このように層間絶縁膜３６の積層を終了した後には、フォトリソグラフィー法によって所定部位にコンタクトホールを形成する。
【００２６】
最後に、図６に示すように、Ａｇ、Ａｌ、Ａｕの中から選択された１種からなる第１金属層３８を５０Å以下の厚さで蒸着し、その上にＩＴＯ層４０を４００Åの厚さで積層した後、Ａｇ、Ａｌ、Ａｕの中から選択された１種からなる第２金属層４２を５０Å以下の厚さで積層形成して前記ゲート電極２８を中に挟んでソース電極とドレイン電極、および画素電極が形成される。
【００２７】
ここで第１金属層は、透過度のために望ましくは５０Å以下で薄く形成する。また第２金属層は、電気鍍金時、金属のコーティングをしやすくするために５０Å以下で形成する。
【００２８】
一方、３層（第１金属層/ＩＴＯ層/第２層金属層）の薄膜を連続して蒸着し、パターンニングすることによって前記３層の薄膜自体がソース電極、ドレイン電極、および画素電極の役割を果たすようになる。具体的に第１金属層がソース電極、またはドレイン電極の機能を果たすようになり、ＩＴＯ層が画素電極の機能を果たすようになる。従来の層間絶縁膜から分離されたドレイン電極と画素電極を連結するビアホール形成マスク工程が除去されたことが分かる。
【００２９】
また、３層（第１金属層/ＩＴＯ層/第２金属層）の薄膜を１回パターンニングすることによってソース電極、ドレイン電極、および画素電極を同時に定義できるので、従来のソース電極とドレイン電極をパターンニングするためのマスク工程と、画素電極をパターンニングするためのマスク工程など、２回のマスク工程を１回のマスク工程に減らせることが分かる。
【００３０】
また、本発明の他の特徴として、図７に示すように、前記第２金属層４２にデータライン４４を蒸着させることができる。このデータライン４４は、電気鍍金法を使用して形成する。前記電気鍍金法は、電解液に沈漬された金属膜で通電を行う方法で、通電時、データライン４４が連結されたソース電極部分だけ選択的に電流が印加されて金属層が塗布されるので、簡単にデータライン４４の抵抗を低くできる。結局、前記データラインの抵抗が減少することによってＲＣ遅延を最小化できる。
【００３１】
本実施の形態では、３層（第１金属層/ＩＴＯ層/第２金属層）構造について説明したが、２層（第１金属層/ＩＴＯ層）構造を採択してソース電極、またはドレイン電極に選択的に第２金属層を塗布することもできる。この後、第２金属層にデータラインが電気鍍金法で形成されることは前記と同様である。
【００３２】
結局、本発明は３層構造の薄膜を使うことにより、高濃度ドーピングされたソース電極、およびドレインコンタクト領域の多結晶シリコン薄膜とＩＴＯ層間、ＩＴＯ層とデータライン間の接続抵抗だけではなく、電気鍍金法により、データラインの抵抗を低めることができる。また金属薄膜の厚さを薄くすることによって透明導伝膜の特性を持ち、約９０％の光透過度が得られる。
【００３３】
【発明の効果】
以上説明したように本発明は、コンタクトホールの形成後に３層構造の薄膜を形成し、ソース電極とドレイン電極、および画素電極として同時に使うことによって製造工程中のフォトリソグラフィー工程を省略でき、層間の接触抵抗とデータラインのライン抵抗を低められるので、高解像度パネル、または大型パネルの製作に適用した時に起こるＲＣ遅延現象を根本的に解決できるという効果がある。
【図面の簡単な説明】
【図１】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図２】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図３】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図４】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図５】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図６】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図７】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図８】従来の同一平面上の多結晶シリコン薄膜トランジスター構造を図示する断層図である。
【符号の説明】
２０ 基板
２２ バッファ層
２４ 活性層
２６ ゲート絶縁膜
２８ ゲート電極
３０，３０’ フォトレジスト層
３２ コンタクト層
３４ ＬＤＤ領域
３６ 層間絶縁膜
３８ 第１金属層
４０ ＩＴＯ層
４２ 第２金属層
４４ データライン
【発明の属する技術分野】
本発明は薄膜トランジスターの製造方法に関するもので、特に透明な３層構造の薄膜を形成してソース電極とドレイン電極、および画素電極として同時に使える薄膜トランジスターの製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスターは画素をそれぞれ駆動して表示特性を向上できる特徴を持っているために、アクティブマトリクス液晶表示素子のような平板表示素子などで画素のオン/オフスイッチング素子として広く活用されている。また、平板表示素子に適用される薄膜トランジスターは、耐電圧性とオン/オフ電流比が高いという条件を満足しなければならない。
【０００３】
薄膜トランジスターの種類は、非晶質シリコントランジスターと多結晶シリコントランジスターが知られている。多結晶シリコントランジスターが非晶質シリコントランジスターに比べて電子移動率などの性能と信頼度の面でより良い評価を受けているが、高温雰囲気で膜を形成させなければならない問題があるので、一般的には非晶質シリコン薄膜トランジスターが実用化されている。
【０００４】
しかし、最近、エクサイマレーザー装備などを活用して値段が安いガラス基板に手やすく多結晶シリコンを形成できる技術的な進歩がなされることによって、多結晶シリコン薄膜トランジスターに対する関心が高まっているのが実情である。
【０００５】
前記多結晶シリコン薄膜トランジスターでは、ゲート、ソース電極およびドレイン電極のような電極の配列が半導体の両方に位置する同一平面上構造（coplanar）を好む傾向がある。前記同一平面上構造は素子の大きさを最小化でき、ＰＭＯＳとＮＭＯＳを共に備えたＣＭＯＳを具現しやすい長所がある。
【０００６】
図８は従来の一般的な同一平面上構造でできた薄膜トランジスターを示している。図面で基板２の上面は薄膜装備などによって酸化膜が沈積されてバッファ層４を形成しており、このバッファ層４の上面の所定位置には非晶質シリコンで積層されて結晶化された活性層６が位置する。
【０００７】
そして、前記活性層６は絶縁膜８によってコーティングされる。この絶縁膜８の上面には、再びゲート金属層が蒸着された後にフォトリソグラフィー工程を経て所定のゲート電極１０が位置する。
【０００８】
次いで、イオンドーピング法で高濃度ドーピングして前記活性層６の両端部にコンタクト層１２を形成すると、前記ゲート電極１０とコンタクト層１２の間にオフセット領域１４が残される。このオフセット領域１４は、前記ゲート電極１０をマスクとして軽くドーピングさせると、ＬＤＤ領域になる。
【０００９】
最後に、ゲート電極１０の上面に層間絶縁膜１５を積層して前記コンタクト層１２と連通するコンタクトホールを形成した後、ここにソース電極、またはドレイン電極１６を導出して希望の薄膜トランジスターが完成する。
【００１０】
このような従来の薄膜トランジスターの製造工程でフォトリソグラフィー工程は、活性層の定義、ゲート電極形成、n+ドーピング、n-ドーピング、p+ドーピング、コンタクトホール形成、ソース・ドレイン電極の形成工程、およびその後に行われるビアホール、画素電極形成、pチャンネルドーピングなどの段階で行われなければならない。
【００１１】
しかし、周知のようにフォトリソグラフィー工程は、フォトレジスト塗布、マスク露光、現象／エッチングの段階で進められるために製造工程の増加は深刻な生産性の低下および品質不良率の増加を招く。
【００１２】
したがって、薄膜トランジスターの製造工程を節減しようとする各種の提案が試みられた。その中でコンタクト層からソース電極およびドレイン電極を導出する方法としてＩＴＯ層を埋め込んで工程の簡単化を期する方法が実施されている。
【００１３】
しかし、この場合には高密度ドーピングされたコンタクト層の境界で多結晶シリコン薄膜とＩＴＯ層間の接触抵抗が大きな問題を起こしている。また、データラインを既存のメタル電極より抵抗が非常に大きい透明導電膜にした時には、高解像度や大型パネルでＲＣ遅延現象を起こす原因となる。
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、３層構造の薄膜をソース電極とドレイン電極、および画素電極として同時に使うことによって製造工程を減らし、層間の接触抵抗を低められる薄膜トランジスターの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために本発明の薄膜トランジスターの製造方法は、基板上にバッファ層および活性層を積層して結晶化し、その活性層をパターンニングする工程と、前記活性層の上面に絶縁層を積層し、その上面の所定位置にフォトレジスト層を利用するフォトリソグラフィーによってゲート電極を積層形成する工程と、前記ゲート電極に積層されたフォトレジスト層を加温してリフローすることによってゲート電極の横面を被覆させる工程と、前記被覆されたゲート電極をマスクとしてプラズマイオン注入によって前記活性層の両端部に高濃度ドーピングされたコンタクト層を形成する工程と、前記フォトレジスト層を除去し、低濃度イオン注入をして活性層にＬＤＤ領域を形成する工程と、前記ゲート電極の上面に層間絶縁層を積層形成する工程と、前記層間絶縁層の所定部位にコンタクトホールを形成して内側のコンタクト層を露出させる工程と、前記コンタクトホールに第１金属層/ＩＴＯ層/第２金属層の３層薄膜を順次に蒸着してパターンニングしてソース電極とドレイン電極および画素電極を形成する工程と、前記第２金属層の上にデータラインを電気鍍金法で形成する工程と、を含む。
【００１６】
本発明で前記第１金属層は１００Å以下の厚さを持ち、好ましくは５０Å以下である。前記ＩＴＯ層は１０００Å以下の厚さを持ち、好ましくは６００Å以下である。また前記第２金属層は１００Å以下の厚さを持ち、好ましくは５０Å以下である。
【００１７】
前記金属層の金属としては電気抵抗が低いＡｇ、Ａｌ、Ａｕの中から選択された１種、またはこれらの合金を使用できる。
【００１８】
このような本発明の薄膜トランジスターは、３層構造の薄膜をソース電極とドレイン電極、および画素電極として同時に使うことによってビアホール形成工程と画素電極形成のためのパターンニングを省略することができる。またＩＴＯ層と多結晶シリコン薄膜間の接触抵抗を低めることができる。
【００１９】
【発明の実施の形態】
以下、添付された図面を参考にして本発明の製造方法に関する望ましい実施の形態を詳細に説明する。
【００２０】
図１乃至図７は本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【００２１】
図１を参考にすると、基板２０にバッファ層２２と活性層２４を順次に積層形成する。バッファ層２２はＳｉＯ2 を素材として２０００Å程度の厚さに蒸着形成し、活性層２４は非晶質シリコンを５００〜７００Åに成膜レーザー、また固相成長法で結晶化させて形成する。活性層２４を形成した後、その上面にゲート絶縁膜２６が積層形成される。ゲート絶縁膜２６には通常ＳｉＯ2 、ＳｉＮx （１≦Ｘ≦４）が使われる。
【００２２】
次いで、図２に示すように、ゲート絶縁膜２６の上面の所定位置にＡｌ、多結晶シリコン、Ｔａ、Ｍｏなどでゲート電極２８を設ける。ゲート電極２８はフォトリソグラフィー法で積層形成する。
【００２３】
次いで、ゲート電極２８を形成するために積層させたフォトレジスト層３０を除去しないまま加温すると、リフローされて図３に示すように、フォトレジスト層３０’が側方へ溶けて流れ、ゲート電極２８の横面を被覆するようになる。この状態で、プラズマイオン注入法で高濃度イオン注入を行うと、前記活性層２４の両端部が高濃度ドーピングされてコンタクト層３２が形成される。
【００２４】
次いで、前記フォトレジスト層３０’を除去すると、図４に示すように、前記フォトレジスト層３０’によりシールドされた活性層２４の部分が露出状態になり、ここに再び低濃度イオン注入を行うと、前記露出された部分はＬＤＤ領域３４になる。
【００２５】
その次に、図５に示すように、前記ゲート電極２８を含むように層間絶縁膜３６を積層形成する。層間絶縁膜３６もＳｉＮx （１≦Ｘ≦４）、ＳｉＯ2 を蒸着して形成され、このように層間絶縁膜３６の積層を終了した後には、フォトリソグラフィー法によって所定部位にコンタクトホールを形成する。
【００２６】
最後に、図６に示すように、Ａｇ、Ａｌ、Ａｕの中から選択された１種からなる第１金属層３８を５０Å以下の厚さで蒸着し、その上にＩＴＯ層４０を４００Åの厚さで積層した後、Ａｇ、Ａｌ、Ａｕの中から選択された１種からなる第２金属層４２を５０Å以下の厚さで積層形成して前記ゲート電極２８を中に挟んでソース電極とドレイン電極、および画素電極が形成される。
【００２７】
ここで第１金属層は、透過度のために望ましくは５０Å以下で薄く形成する。また第２金属層は、電気鍍金時、金属のコーティングをしやすくするために５０Å以下で形成する。
【００２８】
一方、３層（第１金属層/ＩＴＯ層/第２層金属層）の薄膜を連続して蒸着し、パターンニングすることによって前記３層の薄膜自体がソース電極、ドレイン電極、および画素電極の役割を果たすようになる。具体的に第１金属層がソース電極、またはドレイン電極の機能を果たすようになり、ＩＴＯ層が画素電極の機能を果たすようになる。従来の層間絶縁膜から分離されたドレイン電極と画素電極を連結するビアホール形成マスク工程が除去されたことが分かる。
【００２９】
また、３層（第１金属層/ＩＴＯ層/第２金属層）の薄膜を１回パターンニングすることによってソース電極、ドレイン電極、および画素電極を同時に定義できるので、従来のソース電極とドレイン電極をパターンニングするためのマスク工程と、画素電極をパターンニングするためのマスク工程など、２回のマスク工程を１回のマスク工程に減らせることが分かる。
【００３０】
また、本発明の他の特徴として、図７に示すように、前記第２金属層４２にデータライン４４を蒸着させることができる。このデータライン４４は、電気鍍金法を使用して形成する。前記電気鍍金法は、電解液に沈漬された金属膜で通電を行う方法で、通電時、データライン４４が連結されたソース電極部分だけ選択的に電流が印加されて金属層が塗布されるので、簡単にデータライン４４の抵抗を低くできる。結局、前記データラインの抵抗が減少することによってＲＣ遅延を最小化できる。
【００３１】
本実施の形態では、３層（第１金属層/ＩＴＯ層/第２金属層）構造について説明したが、２層（第１金属層/ＩＴＯ層）構造を採択してソース電極、またはドレイン電極に選択的に第２金属層を塗布することもできる。この後、第２金属層にデータラインが電気鍍金法で形成されることは前記と同様である。
【００３２】
結局、本発明は３層構造の薄膜を使うことにより、高濃度ドーピングされたソース電極、およびドレインコンタクト領域の多結晶シリコン薄膜とＩＴＯ層間、ＩＴＯ層とデータライン間の接続抵抗だけではなく、電気鍍金法により、データラインの抵抗を低めることができる。また金属薄膜の厚さを薄くすることによって透明導伝膜の特性を持ち、約９０％の光透過度が得られる。
【００３３】
【発明の効果】
以上説明したように本発明は、コンタクトホールの形成後に３層構造の薄膜を形成し、ソース電極とドレイン電極、および画素電極として同時に使うことによって製造工程中のフォトリソグラフィー工程を省略でき、層間の接触抵抗とデータラインのライン抵抗を低められるので、高解像度パネル、または大型パネルの製作に適用した時に起こるＲＣ遅延現象を根本的に解決できるという効果がある。
【図面の簡単な説明】
【図１】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図２】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図３】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図４】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図５】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図６】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図７】本発明による薄膜トランジスターの製造方法を示す工程断面図である。
【図８】従来の同一平面上の多結晶シリコン薄膜トランジスター構造を図示する断層図である。
【符号の説明】
２０ 基板
２２ バッファ層
２４ 活性層
２６ ゲート絶縁膜
２８ ゲート電極
３０，３０’ フォトレジスト層
３２ コンタクト層
３４ ＬＤＤ領域
３６ 層間絶縁膜
３８ 第１金属層
４０ ＩＴＯ層
４２ 第２金属層
４４ データライン
Claims (3)
- 基板上にバッファ層および活性層を積層結晶化し、その活性層をパターンニングする工程と、
前記活性層の上面に絶縁層を積層し、その上面の所定位置にフォトレジスト層を利用するフォトリソグラフィーによってゲート電極を積層形成する工程と、
前記ゲート電極に積層されたフォトレジスト層を加温してリフローすることによってゲート電極の横面を被覆させる工程と、
前記被覆されたゲート電極をマスクにしてプラズマイオン注入によって前記活性層の両端部に高密度ドーピングされたコンタクト層を形成する工程と、
前記フォトレジスト層を除去し、低濃度イオン注入をして活性層にＬＤＤ領域を形成する工程と、
前記ゲート電極及び前記絶縁層の上面に層間絶縁層を積層形成する工程と、
前記層間絶縁層及び前記絶縁層の所定部位にコンタクトホールを形成して内側のコンタクト層を露出させる工程と、
前記コンタクトホールに第１金属層／ＩＴＯ層／第２金属層の３層の薄膜を順次に蒸着してパターンニングし、ソース電極とドレイン電極および画素電極を形成する工程と、
前記第２金属層上にデータラインを電気鍍金法で形成する工程と、を含み、
前記第１金属層及び前記第２金属層の厚さは５０Å以下である、ことを特徴とする薄膜トランジスターの製造方法。 - 前記第１金属層および第２金属層の金属は電気抵抗が低いＡｇ、Ａｌ、Ａｕの中から選択された１種、またはこれらの合金を使用することを特徴とする請求項１記載の薄膜トランジスターの製造方法。
- 前記ＩＴＯ層の厚さは１０００Å以下であることを特徴とする請求項１記載の薄膜トランジスターの製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW447138B (en) * | 2000-04-28 | 2001-07-21 | Unipac Optoelectronics Corp | Manufacturing method of thin-film transistor |
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| KR100837883B1 (ko) * | 2001-12-31 | 2008-06-12 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 형성 방법 |
| KR100848100B1 (ko) * | 2002-05-21 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조방법 |
| KR100926309B1 (ko) * | 2002-12-09 | 2009-11-12 | 삼성전자주식회사 | 액정표시장치 및 이의 제조 방법 |
| KR100507344B1 (ko) * | 2003-04-17 | 2005-08-08 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조 방법 |
| CN100373633C (zh) * | 2003-08-20 | 2008-03-05 | 友达光电股份有限公司 | 不对称的薄膜晶体管结构 |
| US7172913B2 (en) * | 2004-03-19 | 2007-02-06 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| CN100401466C (zh) * | 2005-05-23 | 2008-07-09 | 友达光电股份有限公司 | 薄膜晶体管阵列衬底及其金属层的制作方法 |
| TWI300272B (en) * | 2005-12-23 | 2008-08-21 | Innolux Display Corp | Method of fabricating tft substrate |
| TW201003850A (en) * | 2008-07-10 | 2010-01-16 | Au Optronics Corp | Semiconductor device, display apparatus, electro-optical apparatus, and method for fabricating thereof |
| JP5491833B2 (ja) * | 2008-12-05 | 2014-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN102956550B (zh) | 2011-08-18 | 2015-03-25 | 元太科技工业股份有限公司 | 制造主动阵列基板的方法与主动阵列基板 |
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| CN104103584A (zh) * | 2014-06-25 | 2014-10-15 | 京东方科技集团股份有限公司 | 阵列基板制作方法 |
| US10424581B2 (en) * | 2016-04-18 | 2019-09-24 | Samsung Electronics Co., Ltd. | Sub 59 MV/decade SI CMOS compatible tunnel FET as footer transistor for power gating |
| CN112002753B (zh) * | 2020-07-27 | 2023-06-27 | 北海惠科光电技术有限公司 | 栅极单元及其制备方法、阵列基板的制备方法、显示机构 |
Family Cites Families (7)
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|---|---|---|---|---|
| JPH04232923A (ja) * | 1990-12-28 | 1992-08-21 | Sanyo Electric Co Ltd | 表示装置の電極基板の製造方法 |
| JP3231487B2 (ja) * | 1993-06-28 | 2001-11-19 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| KR0177785B1 (ko) * | 1996-02-03 | 1999-03-20 | 김광호 | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 |
| US5920085A (en) * | 1996-02-03 | 1999-07-06 | Samsung Electronics Co., Ltd. | Multiple floating gate field effect transistors and methods of operating same |
| US6081308A (en) * | 1996-11-21 | 2000-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| KR100243297B1 (ko) * | 1997-07-28 | 2000-02-01 | 윤종용 | 다결정실리콘 박막 트랜지스터-액정표시장치 및그 제조방법 |
| JPH11274503A (ja) * | 1998-03-20 | 1999-10-08 | Toshiba Corp | 半導体装置 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8607942B2 (en) | 2006-04-02 | 2013-12-17 | Fox Factory, Inc. | Suspension damper having inertia valve and user adjustable pressure-relief |
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