JPH0855993A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 マスクのアライメント精度に依存することな
く、オン／オフ比を大きくすることができる薄膜トラン
ジスタを再現性良く得る。 【構成】 絶縁性基板１の絶縁膜２上に、ゲ−ト電極
３、該ゲ−ト電極３を被覆するゲ−ト絶縁膜４、シリコ
ン半導体層５、ソ−ス領域７及びドレイン領域８を順次
積層して構成される薄膜トランジスタにおいて、前記シ
リコン半導体層５は、ゲ−ト絶縁膜側の多結晶シリコン
層２３と、ソ−ス領域及びドレイン領域側の非品質シリ
コン層２４との積層構造から構成し、移動度の大きい多
結晶シリコン層２３を確保しつつ、非晶質シリコン層２
４の膜厚によりオフセット長を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
型の液晶ディスプレイ、イメ−ジセンサ及び３次元集積
回路などに応用される薄膜トランジスタに関し、特に、
多結晶シリコンを半導体活性層として用いた薄膜トラン
ジスタにおいて、リーク電流を少なくするための構造に
関する。

【０００２】

【従来の技術】アクティブマトリクス型のディスプレ
イ、イメ−ジセンサ及び３次元集積回路等のスイッチン
グ素子には、ディスプレイ部やイメ−ジセンサ部と一体
的に大面積デバイスを作製可能とするため、多結晶シリ
コンを半導体活性層とした薄膜トランジスタ（Thin Fil
m Transistor、以下、ＴＦＴ）が用いられている。多結
晶シリコンを半導体活性層として用いたＴＦＴは、アモ
ルファスシリコンを用いたＴＦＴに比較してリーク電流
が大きいことから、低リーク電流化を図るため種々の構
造が提案されている。

【０００３】低リーク電流化を図るＴＦＴの一例とし
て、例えば図３に示すように、絶縁性基板３１上に着膜
された絶縁膜３２上に、多結晶シリコン薄膜からなる半
導体層３３、酸化シリコンからなるゲ−ト絶縁膜３４、
タンタル（Ｔａ）等からなるゲ−ト電極３５、酸化シリ
コンからなる層間絶縁膜３６を順次積層して構成し、半
導体層３３の内、高濃度の不純物が注入されたソ−ス領
域３７及びドレイン領域３８と、ゲ−ト電極３５の真下
の不純物が注入されていないチャンネル領域３９との間
に、不純物を含まないオフセット領域４０を設けた構造
（オフセットＴＦＴ）が存在する。また、別の一例とし
て、上述したオフセットＴＦＴのオフセット領域４０に
不純物を低濃度に添加してＬＤＤ（Lightly Doped Drai
n）領域とした構造（ＬＤＤ ＴＦＴ）が存在する。

【０００４】上記したＴＦＴのオフセット領域及びＬＤ
Ｄ領域の存在により、ＴＦＴがオフ状態のときに半導体
層３３のドレイン端にかかる電界を緩和し、オフ電流を
低減することができる。この構造によると、オフセット
長（オフセット領域の長さｔ）が長いほどオフ電流をよ
り低減することができるが、逆に、オフセット長が長す
ぎると、ＴＦＴがオン状態のときのオン電流も減少する
結果となる。したがって、オフセット長を最適化するこ
とによりオン／オフ比の大きなＴＦＴを得ることができ
る。よって、上記した構造のＴＦＴにおいては、オフセ
ット長を制御性良く、且つ、再現性よく形成することが
重要である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ようなオフセットＴＦＴ又はＬＤＤ ＴＦＴによれば、
オフセット長の制御性は製造工程によるマスクのアライ
メント精度に依存する。すなわち、オフセット（ＬＤ
Ｄ）領域４０のチャネル領域３９側の端部は、ゲ−ト電
極３５のパタ−ン形成のためのマスクにより決定され、
また、オフセット（ＬＤＤ）領域４０のソース（ドレイ
ン）領域側の端部は、ソ−ス領域３７及びドレインス領
域３８を形成するための高濃度イオン注入時のレジスト
マスクにより決定される。したがって、オフセット長
は、ＴＦＴの製造工程における２度のフォトリソグラフ
ィ−によって決定されるので、その制御性は各マスクの
アライメント精度に依存する。現在、マスクのアライメ
ント精度は約±０．５μｍであり、このばらつきにより
オフセット長のばらつきも約±０．５μｍとなり、オフ
セット長の均一化が難しく、再現性良くオン／オフ比の
大きなＴＦＴを得ることが困難であるという問題点があ
った。

【０００６】本発明は上記実情に鑑みてなされたもの
で、マスクのアライメント精度に依存することなく、オ
ン／オフ比を大きくすることができる薄膜トランジスタ
を再現性良く得ることができる構造を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記従来例の問題点を解
消するため本発明は、絶縁性基板若しくは絶縁膜上に、
ゲ−ト電極、該ゲ−ト電極を被覆するゲ−ト絶縁膜、シ
リコン半導体層、ソ−ス領域及びドレイン領域を順次積
層して構成される薄膜トランジスタにおいて、前記シリ
コン半導体層は、ゲ−ト絶縁膜側の多結晶シリコン層
と、ソ−ス領域及びドレイン領域側の非品質シリコン層
との積層構造から成ることを特徴としている。

【０００８】

【作用】本発明によれば、ゲ−ト電極とソ−ス領域及び
ドレイン領域とは、チャンネル層であるシリコン半導体
層を介して互いに反対の位置に形成されていることか
ら、オフセット領域の該当する領域は、シリコン半導体
層の膜厚に相当するので、膜厚を制御することによりオ
フセット長を再現性良く形成することができる。

【０００９】また、前記シリコン半導体層は、ゲ−ト絶
縁膜側の多結晶シリコン層と、ソ−ス領域及びドレイン
領域側の非品質シリコン層との積層構造から構成されて
いるので、非晶質シリコン層の膜厚を制御することによ
り前記オフセット長を最適化することができる。すなわ
ち、多結晶シリコン層を得るために着膜される非晶質シ
リコン層の膜厚が２００ｎｍ以上では、エキシマレ−ザ
を照射しても十分に再結晶化できず、形成された多結晶
シリコンの移動度は小さい。そのため、移動度の大きい
多結晶シリコンを得るために膜厚２００ｎｍ以下である
ことが必要であるが、この膜厚によるオフセット長では
十分にオフ電流を低減することができない。

【００１０】本発明では、多結晶シリコン層上に更に非
晶質シリコン層を積層することにより、多結晶シリコン
層を得るための非晶質シリコン層の膜厚を２００ｎｍ以
下とすることを可能とし、大粒径の多結晶シリコンを形
成して移動度の大きい多結晶シリコンを得るとともに、
多結晶シリコン層上に形成する非晶質シリコン層の膜厚
によりシリコン半導体層の膜厚であるオフセット長を最
適化する。

【００１１】

【実施例】本発明に係る薄膜トランジスタの一実施例に
ついて、図１を参照しながら説明する。絶縁性基板若１
上に絶縁膜２を着膜し、この絶縁膜２上にゲ−ト電極３
が形成されている。ゲ−ト電極３にはこれを被覆するゲ
−ト絶縁膜４が着膜され、更に、シリコン半導体層５が
着膜されている。シリコン半導体層５上のゲート電極３
に対応する位置には上部絶縁層６が形成され、上部絶縁
層６の端部をそれぞれ覆うように、ソ−ス領域７及びド
レイン領域８が形成されている。ソ−ス領域７及びドレ
イン領域８の上部は層間絶縁膜９に被覆され、ソ−ス領
域７及びドレイン領域８上の層間絶縁膜９にコンタクト
孔１０，１０を穿孔し、ソ−ス領域７又はドレイン領域
８に接続されるソ−ス電極１１又はドレイン電極１２を
形成している。

【００１２】本発明の特徴的な構成は、前記シリコン半
導体層５を、ゲ−ト絶縁膜４側に配置される多結晶シリ
コン層２３と、ソ−ス領域７及びドレイン領域８側に配
置される非晶質シリコン層２４との２層の積層構造とす
る構成である。したがって、ゲ−ト電極３とソ−ス領域
７及びドレイン領域８とは、チャンネル層であるシリコ
ン半導体層５を介して互いに反対の位置に形成されてい
ることから、オフセット領域の該当する領域は、シリコ
ン半導体層５の膜厚に相当することとなる。

【００１３】前記多結晶シリコン層２３は、非晶質シリ
コン膜を堆積後、該非晶質シリコン膜にエキシマレ−ザ
を照射する方法により形成される。このような多結晶シ
リコンの製造方法によると、非晶質シリコン層の膜厚が
２００ｎｍ以下では、他の製造方法と比較して大粒径の
多結晶シリコンが形成できるため移動度の大きい多結晶
シリコンを得ることができる。ところが、非晶質シリコ
ン層の膜厚が２００ｎｍを越えると、エキシマレ−ザを
照射しても十分に再結晶化できず、形成された多結晶シ
リコンの移動度は小さい。そのため、移動度の大きい多
結晶シリコンを得るために膜厚２００ｎｍ以下であるこ
とが必要であるが、この膜厚（すなわちオフセット長）
では十分にオフ電流を低減するほどの長さではない。し
たがって、上記実施例では、非晶質シリコンを着膜して
エキシマレ−ザを照射して多結晶シリコン層を得た後、
更に非晶質シリコン層を積層し、この非晶質シリコン層
の膜厚を例えば５０〜５００ｎｍで制御することにより
シリコン半導体層５全体の膜厚さに相当するオフセット
長を最適化する。

【００１４】上記実施例の薄膜トランジスタによれば、
オフセット長をシリコン半導体層５の膜厚とすることか
ら、前記オフセット長をマスクのアライメント精度に依
存することなく再現性良く形成することができ、オン／
オフ比の大きな薄膜トランジスタを再現性良く得ること
ができる。

【００１５】次に、上記薄膜トランジスタの製造方法に
ついて、図３（ａ）〜（ｄ）の製造プロセスを参照しな
がら説明する。先ず、ガラスなどの絶縁基板１上にプラ
ズマＣＶＤ法などにより５００ｎｍの酸化シリコンから
なる絶縁膜２を形成する。次にスパッタ法により、下部
電極膜として金属膜を着膜しパターニングしてゲ−ト電
極３を形成する。下部電極膜としては、Ｃｒ，Ｔａ，Ａ
ｌ等が用いられる。次に、ＥＣＲ−ＣＶＤ法あるいはプ
ラズマＣＶＤ法により酸化シリコンからなるゲ−ト絶縁
膜４を形成した後、シリコン半導体層５の一部（下層部
分）となる非晶質シリコンをＬＰＣＶＤ法あるいはプラ
ズマＣＶＣ法等により１００ｎｍの膜厚に形成して非晶
質シリコン膜２０を形成する（図３（ａ））。なお、絶
縁膜２及びゲ−ト絶縁膜４は窒化シリコンを使用しても
よい。

【００１６】次に、非晶質シリコン膜２０にエキシマレ
ーザを照射して多結晶シリコン膜２１とする（図３
（ｂ））。本実施例においては、非晶質シリコン膜２０
の膜厚を１００ｎｍとしたので、移動度の大きい多結晶
シリコン膜２１を得ることができる。

【００１７】続いて、多結晶シリコン膜２１上に、ふた
たび非晶質シリコン膜２２をＬＰＣＶＤ法あるいはプラ
ズマＣＶＤ法等により形成する（図３（ｃ））。これ
は、多結晶シリコン膜２１及び非晶質シリコン膜２２か
ら成るシリコン半導体膜の膜厚、すなわち、上記構造の
ＴＦＴにおけるオフセット長を最適化するために行なう
ものである。具体的に説明すると、前記多結晶シリコン
膜２１の膜厚を１００ｎｍとしたため、この膜厚（ＴＦ
Ｔでオフセット長）では十分にオフ電流を低減できる長
さではないため、多結晶シリコン膜２１上に更に非晶質
シリコン膜２２を積層し、非晶質シリコン膜２２の膜厚
を調整することにより、オフセット長（シリコン半導体
膜の膜厚）を最適化するものである。本実施例では、非
結晶シリコン膜２２の膜厚は１００ｎｍとした。

【００１８】次に、非晶質シリコン膜２２上に酸化シリ
コン又は窒化シリコンをプラズマＣＶＤ法等により着膜
し、パターニングしてチャネル保護絶縁膜となる上部絶
縁層６を形成する。上部絶縁層６を構成する酸化シリコ
ン又は窒化シリコンの着膜は、非晶質シリコン膜２２の
着膜に対して真空を破らずに連続して行なうのが、界面
を清浄に保つために望ましい。次に、ド−ピングされた
非晶質シリコン膜をプラズマＣＶＤ法などにより形成し
た後、前記多結晶シリコン膜２１，非晶質シリコン膜２
２及びド−ピングされた非晶質シリコン膜を同時にパタ
−ニングして、多結晶シリコン層２３，非晶質シリコン
膜２４，ソ−ス領域７及びドレイン領域８を形成する。
次に、酸化シリコンをプラズマＣＶＤ法などにより形成
して層間絶縁膜９を形成し、ソ−ス領域７及びドレイン
領域８に対応する位置の前記層間絶縁膜９にコンタクト
孔１０、１０を穿孔し、Ａｌ等の金属膜を着膜及びパタ
ーニングしてソ−ス電極１１及びドレイン電極１２を形
成する（図３（ｄ））。

【００１９】

【発明の効果】本発明によれば、ゲ−ト電極とソ−ス領
域及びドレイン領域とは、チャンネル層であるシリコン
半導体層を介して互いに反対の位置に形成されているこ
とから、オフセット領域の該当する領域は、シリコン半
導体層の膜厚に相当し、且つ、シリコン半導体層を多結
晶シリコン層と非晶質シリコン層との積層構造としたの
で、移動度の大きい多結晶シリコン層を確保しつつ、非
晶質シリコン層の膜厚によりオフセット長を調整できる
ので、マスクのアライメント精度に依存せず再現性良く
前記オフセット長さを制御することができ、オン／オフ
比が大きな薄膜トランジスタを再現性良く得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの一実施例を示す断
面説明図である。

【図２】（ａ）ないし（ｄ）は本実施例の薄膜トランジ
スタの製造方法を示すプロセス説明図である。

【図３】従来の薄膜トランジスタの構造を示す断面説明
図である。

【符号の説明】

１…絶縁基板、 ２…絶縁膜、 ３…ゲ−ト電極、 ４
…ゲ−ト絶縁膜、 ５…シリコン半導体層、 ６…上部
絶縁層、 ７…ソ−ス領域、 ８…ドレイン領域、 ９
…層間絶縁膜、 １０…コンタクト孔、 １１…ソ−ス
電極、 １２…ドレイン電極、 ２０…非晶質シリコン
膜、 ２１…多結晶シリコン膜、 ２２…非晶質シリコ
ン膜、 ２３…多結晶シリコン層、 ２４…非晶質シリ
コン層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板若しくは絶縁膜上に、ゲ−ト
   電極、該ゲ−ト電極を被覆するゲ−ト絶縁膜、シリコン
   半導体層、ソ−ス領域及びドレイン領域を順次積層して
   構成される薄膜トランジスタにおいて、 前記シリコン半導体層は、ゲ−ト絶縁膜側の多結晶シリ
   コン層と、ソ−ス領域及びドレイン領域側の非品質シリ
   コン層との積層構造から成ることを特徴とする薄膜トラ
   ンジスタ。