JP2009177138A - 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 - Google Patents

薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 Download PDF

Info

Publication number
JP2009177138A
JP2009177138A JP2008307051A JP2008307051A JP2009177138A JP 2009177138 A JP2009177138 A JP 2009177138A JP 2008307051 A JP2008307051 A JP 2008307051A JP 2008307051 A JP2008307051 A JP 2008307051A JP 2009177138 A JP2009177138 A JP 2009177138A
Authority
JP
Japan
Prior art keywords
film
semiconductor film
added
impurity element
donor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008307051A
Other languages
English (en)
Other versions
JP5498689B2 (ja
JP2009177138A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hidekazu Miyairi
秀和 宮入
Yasuhiro Jinbo
安弘 神保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008307051A priority Critical patent/JP5498689B2/ja
Publication of JP2009177138A publication Critical patent/JP2009177138A/ja
Publication of JP2009177138A5 publication Critical patent/JP2009177138A5/ja
Application granted granted Critical
Publication of JP5498689B2 publication Critical patent/JP5498689B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】薄膜トランジスタのオフ電流を低減することを目的の一とする。また、薄膜トランジスタの電気特性を向上させる。また、薄膜トランジスタを用いる表示装置の画質の向上を目的の一とする。
【解決手段】ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、少なくとも半導体膜の側面を覆う膜と、半導体膜の側面を覆う膜上に形成される一対の配線とを有し、半導体膜は、ドナーとなる不純物元素が添加される薄膜トランジスタである。
【選択図】図１

Description

薄膜トランジスタ、及び少なくとも画素部に薄膜トランジスタを用いた表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に表示装置のスイッチング素子として開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタ、結晶粒径が１００ｎｍ以上の多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
また、画像表示装置のスイッチング素子として、結晶粒径が１００ｎｍ未満の微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
また、微結晶半導体膜を用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタと比較して、オン電流を向上させることが可能であるが、それと共に、オフ電流も上昇してしまう。オフ電流の高い薄膜トランジスタを用いた表示装置は、コントラストが低下すると共に、消費電力も高くなるという問題がある。
上述した問題に鑑み、薄膜トランジスタのオフ電流を低減することを目的の一とする。また、薄膜トランジスタの電気特性を向上させることを目的の一とする。また、薄膜トランジスタを用いる表示装置の画質の向上を目的の一とする。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、少なくとも半導体膜の側面を覆う膜と、半導体膜の側面を覆う膜上に形成される一対の配線とを有し、半導体膜は、ドナーとなる不純物元素が添加される薄膜トランジスタである。半導体膜の側面を覆う膜は、非晶質半導体膜または絶縁膜である。また、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜が半導体膜の側面を覆う膜に接して形成されていてもよい。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、半導体膜の上面及び側面を被覆する非晶質半導体膜と、非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、を有し、半導体膜は、ドナーとなる不純物元素が添加された薄膜トランジスタである。なお、半導体膜のソース領域及びドレイン領域側の端部は、非晶質半導体膜、不純物半導体膜と重なっていてもよい。また、非晶質半導体膜の端部は、ソース領域及びドレイン領域の外側に露出してもよい。
さらには、上記発明において、半導体膜の上面に、上記非晶質半導体膜と異なる非晶質半導体膜が設けられていてもよい。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、半導体膜上に形成される非晶質半導体膜と、非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、半導体膜、非晶質半導体膜、及び不純物半導体膜の側面を覆う絶縁膜と、絶縁膜上に形成され、且つ不純物半導体膜に接する一対の配線と、を有し、半導体膜は、ドナーとなる不純物元素が添加された薄膜トランジスタである。
本発明の一は、ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、半導体膜上に形成される非晶質半導体膜と、半導体膜及び非晶質半導体膜の側面を覆う絶縁膜と、絶縁膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、不純物半導体膜に接する一対の配線と、を有し、半導体膜は、ドナーとなる不純物元素が添加された薄膜トランジスタである。
なお、半導体膜のソース領域及びドレイン領域側の端部は、絶縁膜と重なる。
また、上記半導体膜は、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜、アモルファスゲルマニウム膜、微結晶シリコン膜、微結晶ゲルマニウム膜、微結晶シリコンゲルマニウム膜、多結晶シリコン膜、多結晶シリコンゲルマニウム膜、または多結晶ゲルマニウム膜である。または、上記半導体膜は、ドナーとなる不純物元素が添加された結晶粒と、結晶粒を覆うゲルマニウムが添加された半導体膜である。
また、ドナーとなる不純物元素は、リン、砒素、またはアンチモンである。
なお、ここでは、半導体膜に添加されるドナーとなる不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、ドナーとなる不純物元素の濃度は、二次イオン質量分析法における濃度分布（濃度プロファイル）の濃度で決定する。
また、半導体膜に添加されるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満、さらには１×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、半導体膜に添加されるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値電圧がゲート電圧のマイナス側にシフトしてしまい、薄膜トランジスタとしての動作をしにくいため、ドナーとなる不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、本発明の一は、上記薄膜トランジスタを作製する方法である。
また、本発明の一は、上記薄膜トランジスタに接続する画素電極を有する表示装置である。
また、本発明の一は、上記薄膜トランジスタを画素部、さらには駆動回路に用いた表示装置である。本発明に開示される薄膜トランジスタは、ゲート絶縁膜に接して、抵抗率が低いドナーが添加された半導体膜が形成されるため、電界効果移動度やオン電流が、非晶質半導体膜を用いた薄膜トランジスタと比較して高いので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬが含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流または電圧を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
絶縁膜の界面から抵抗率の低い半導体膜を形成し、当該半導体膜の側面を覆う非晶質半導体膜または絶縁膜を形成し、当該非晶質半導体膜または絶縁膜に一対の配線を設けることで、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることができ、薄膜トランジスタの電気特性を高めることができる。また、当該薄膜トランジスタを有する表示装置を作製することで、表示装置の画質向上を図ることができる。
以下、実施の形態について、図面を用いて以下に説明する。但し、開示される発明は以下の説明に限定されず、開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に開示される発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
ここでは、通常の微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタと比較して、電界効果移動度及びオン電流の高く、オフ電流の低い薄膜トランジスタの構造について、図１乃至図１０を用いて説明する。
図１（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を添加した半導体膜５８が形成され、ドナーとなる不純物元素を添加した半導体膜５８上にバッファ層４２が形成され、バッファ層４２上にドナーとなる不純物元素が添加された一対のソース領域及びドレイン領域７２が形成され、一対のソース領域及びドレイン領域７２上に配線７１ａ〜７１ｃが形成される。
ドナーとなる不純物元素を添加した半導体膜５８には、１×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下のドナーとなる不純物元素が添加される。
ドナーとなる不純物元素が添加された半導体膜としては、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜、アモルファスゲルマニウム膜、微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜、多結晶シリコン膜、多結晶シリコンゲルマニウム膜、多結晶ゲルマニウム膜等がある。また、ドナーとなる不純物元素の代わりアクセプターとなる不純物元素として、ボロンを用いてもよい。
半導体膜５８に添加されるドナーとなる不純物元素の濃度を上記範囲とすることにより、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を添加した半導体膜５８の界面における抵抗を低減することが可能であり、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。なお、半導体膜５８に添加されるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満、さらには１×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、薄膜トランジスタの電界効果移動度、及びオン電流の上昇が望めない。また、半導体膜に添加されるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値電圧がゲート電圧のマイナス側にシフトしてしまい、薄膜トランジスタとしての動作をしにくいため、ドナーとなる不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
ここでの微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、複数の微結晶半導体の間に非晶質半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
ドナーとなる不純物元素が添加された半導体膜の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下で形成する。
また、ドナーとなる不純物元素が添加された半導体膜５８の酸素濃度、または窒素濃度は、ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、または炭素が半導体膜５８に混入する濃度を低減することで、半導体膜５８が微結晶半導体膜の場合、微結晶半導体膜の欠陥の生成を抑制する事ができる。さらには、酸素、または窒素が微結晶半導体膜中に入っていると、結晶化しにくい。このため、半導体膜５８が微結晶半導体膜の場合、微結晶半導体膜中の酸素濃度、または窒素濃度を比較的低く、且つドナーとなる不純物元素を添加することで、微結晶半導体膜の結晶性を高めることができる。
また、本実施の形態のドナーとなる不純物元素が添加された半導体膜５８には、ドナーとなる不純物元素が添加されるため、ドナーとなる不純物元素が添加された半導体膜５８に、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧制御をすることが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
バッファ層４２は、ドナーとなる不純物元素が添加される半導体膜５８の側面及び上面を覆うことが好ましい。さらには、ドナーとなる不純物元素が添加された半導体膜５８の周辺部において、ゲート絶縁膜５２ｂとバッファ層４２が接することが好ましい。
また、図１（Ｂ）に示すように、図１（Ａ）のバッファ層４２の代わりに、ドナーとなる不純物元素が添加される半導体膜５８の上面を覆う第１のバッファ層６２と、第１のバッファ層６２の上面及び側面並びにドナーとなる不純物元素が添加される半導体膜５８の側面を覆う第２のバッファ層４２ａで形成してもよい。
バッファ層４２、第１のバッファ層６２、第２のバッファ層４２ａとしては、非晶質半導体膜を用いる。または、フッ素、若しくは塩素のハロゲンが添加される非晶質半導体膜を用いる。バッファ層４２、第２のバッファ層４２ａの厚さを５０ｎｍ〜２００ｎｍとする。非晶質半導体膜としては、アモルファスシリコン膜、またはゲルマニウムを含むアモルファスシリコン膜等がある。
バッファ層４２、第２のバッファ層４２ａが、ドナーとなる不純物元素が添加された半導体膜５８及び配線７１ａ〜７１ｃの間にあるため、ドナーとなる不純物元素が添加された半導体膜５８及び配線７１ａ〜７１ｃが接しない。さらには、バッファ層４２、第２のバッファ層４２ａは、非晶質半導体膜で形成されるため、エネルギーギャップがドナーとなる不純物元素が添加される半導体膜５８に比べて大きく、また抵抗率が高く、キャリア移動度がドナーとなる不純物元素が添加される半導体膜５８の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、バッファ層４２、第２のバッファ層４２ａは高抵抗領域として機能し、ソース領域及びドレイン領域７２と、ドナーとなる不純物元素を添加した半導体膜５８との間に生じるリーク電流を低減することができる。また、オフ電流を低減することができる。
ドナーとなる不純物元素が添加される半導体膜５８が微結晶半導体膜の場合、ドナーとなる不純物元素が添加される半導体膜５８の表面に、バッファ層４２、第２のバッファ層４２ａとして、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、ドナーとなる不純物元素が添加される半導体膜５８に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、微結晶半導体膜において、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、ドナーとなる不純物元素が添加される半導体膜５８の表面にバッファ層４２、第１のバッファ層６２を形成することで、微結晶粒の酸化を防ぐことができる。このため、キャリアが捕獲される欠陥、またはキャリアの進行を妨げる領域を低減することができる。
基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極５１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜、絶縁膜、または配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、大面積化が可能である。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
ゲート絶縁膜５２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が、ドナーとなる不純物元素が添加された半導体膜５８、バッファ層４２、及び第２のバッファ層４２ａに拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
一導電型を付与する不純物元素が添加された不純物半導体膜で形成される一対のソース領域及びドレイン領域７２は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、配線７１ａ〜７１ｃとオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一対のソース領域及びドレイン領域７２は、微結晶半導体膜、または非晶質半導体膜で形成することができる。一対のソース領域及びドレイン領域７２は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一対のソース領域及びドレイン領域の膜厚を、薄くすることでスループットを向上させることができる。
配線７１ａ〜７１ｃは、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された不純物半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、配線７１ａ〜７１ｃの３層が積層した構造の導電膜を示し、配線７１ａ、７１ｃにモリブデン膜、配線７１ｂにアルミニウム膜を用いた積層導電膜や、配線７１ａ、７１ｃにチタン膜、配線７１ｂにアルミニウム膜を用いた積層導電膜を示す。
また、図１に示す薄膜トランジスタは、バッファ層４２、第２のバッファ層４２ａが側面において配線７１ａ〜７１ｃと接する構造を示したが、図２に示すように、バッファ層８７が、配線７１ａ〜７１ｃと接せず、配線７１ａ〜７１ｃが一対のソース領域及びドレイン領域８８を介してバッファ層８７上に形成される構造とすることもできる。このような薄膜トランジスタは、多階調マスクを用いたフォトリソグラフィ工程を用いることで、形成できる。当該詳細については、実施の形態４で示す。
図２に示すような構造により、ドナーとなる不純物元素が添加された半導体膜５８が、一対のソース領域及びドレイン領域８８及び配線７１ａ〜７１ｃに直接接しないため、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
また、図１及び図２と異なる構造の薄膜トランジスタについて、図３を用いて示す。
図３に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を添加した半導体膜５８が形成され、ドナーとなる不純物元素を添加した半導体膜５８上にバッファ層４２が形成され、バッファ層４２上にドナーとなる不純物元素が添加された一対のソース領域及びドレイン領域７２が形成される。また、絶縁膜６７ａが、ドナーとなる不純物元素が添加された半導体膜５８、バッファ層４２、及び一対のソース領域及びドレイン領域７２の側面を覆い、一対のソース領域及びドレイン領域７２及び絶縁膜６７ａ上に一対の配線７１ａ〜７１ｃが形成される。
絶縁膜６７ａとしては、ゲート絶縁膜５２ａ、５２ｂと同様の膜を用いて形成することができる。また、有機樹脂を用いて形成することができる。絶縁膜６７ａが、少なくともドナーとなる不純物元素が添加された半導体膜５８の側面を覆うため、ドナーとなる不純物元素が添加された半導体膜と、配線７１ａ〜７１ｃとが接しないため、リーク電流及びオフ電流を低減することができる。また、ドナーとなる不純物元素が添加された半導体膜５８及び一対のソース領域及びドレイン領域７２の間にある、バッファ層４２は非晶質半導体膜で形成されるため、バッファ層４２のエネルギーギャップが、ドナーとなる不純物元素が添加された半導体膜５８に比べて大きく、また抵抗が高く、キャリア移動度がドナーとなる不純物元素が添加された半導体膜５８の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、バッファ層４２は高抵抗領域として機能し、ソース領域及びドレイン領域７２と、ドナーとなる不純物元素が添加された半導体膜５８との間に生じるリーク電流を低減することができる。また、オフ電流を低減することができる。
また、図３に示す薄膜トランジスタは、一対のソース領域及びドレイン領域７２がバッファ層４２上に形成され、絶縁膜６７ａが一対のソース領域及びドレイン領域７２の上面の一部及び側面を覆う構造を示したが、図４及び図４１に示すような構造とすることができる。絶縁膜６７ａが、ドナーとなる不純物元素が添加される半導体膜５８、及びバッファ層４２の側面を覆い、且つバッファ層４２上で絶縁膜６７ｂの周りに一つのコンタクトホール６８ａを形成する（図４１（Ａ）参照）。この場合、絶縁膜６７ａと絶縁膜６７ｂは分離される。また、一対のコンタクトホール６８ｂ、６８ｃを形成してもよい（図４１（Ｂ）参照）。この場合、絶縁膜６７ａ及び絶縁膜６７ｂは分離せず、繋がっている。また、一対のソース領域及びドレイン領域７０が、絶縁膜６７ａ上に形成され、且つコンタクトホール６８ｂ、６８ｃでバッファ層４２に接する。また、一対のソース領域及びドレイン領域７０上に一対の配線７１ａ〜７１ｃが形成される。
図４に示すように、絶縁膜６７ｂの周りにコンタクトホールを形成することで、コンタクトホールに囲まれる絶縁膜６７ｂがチャネル保護膜として機能するため、ソース領域及びドレイン領域７０の分離の際に、バッファ層をオーバーエッチングせず、バッファ層へのエッチングダメージを低減することができる。また、一対のコンタクトホールを形成すると、絶縁膜６７ａ及び絶縁膜６７ｂは繋がっていて、絶縁膜６７ｂの領域がチャネル保護膜として機能するため、ソース領域及びドレイン領域７０の分離の際に、バッファ層をオーバーエッチングせず、バッファ層へのエッチングダメージを低減することができる。このような薄膜トランジスタの作製は、実施の形態６で示す。
図４に示すような構造により、ドナーとなる不純物元素が添加された半導体膜５８が、一対のソース領域及びドレイン領域７０及び配線７１ａ〜７１ｃに直接接しないため、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
なお、ここでは、配線７１ａ〜７１ｃの端部と、一対のソース領域及びドレイン領域７０の端部が一致しない形態を示したが、この代わりに、図５に示すように、配線７１ａ〜７１ｃの端部と、一対のソース領域及びドレイン領域７２の端部とが一致する構造とすることができる。
また、上記薄膜トランジスタにおいて、ゲート絶縁膜の層構造の異なる薄膜トランジスタについて、図６を用いて示す。
図１乃至図５に示す薄膜トランジスタのゲート絶縁膜５２ａ、５２ｂの代わりに、図６に示すように、３層のゲート絶縁膜５２ａ、５２ｂ、５２ｃを形成してもよい。３層目のゲート絶縁膜５２ｃとしては、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。
３層目のゲート絶縁膜として形成する厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜の形成方法としては、プラズマＣＶＤ法で形成することができる。また、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５２ｂの表面に窒化珪素膜を形成することができる。高密度プラズマを用いた窒化処理を行うことで、より高い濃度の窒素を含有する窒化珪素膜を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば１ＧＨｚや、２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、図１乃至図６に示す薄膜トランジスタの、ドナーとなる不純物元素が添加された半導体膜５８の代わりに、図７に示すように、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素が添加された結晶粒６０が分散され、ドナーとなる不純物元素が添加された結晶粒６０及びゲート絶縁膜５２ｂ上にゲルマニウムを主成分とする半導体膜６１を形成することができる。
ドナーとなる不純物元素が添加された結晶粒６０を、シリコンを用いて形成すると、ゲルマニウムを主成分とする半導体膜６１のほうが、抵抗率が低いため、キャリアはゲルマニウムを主成分とする半導体膜６１の方を移動する。このため、ドナーとなる不純物元素が添加された半導体膜５８よりも抵抗率の低い半導体膜を有する薄膜トランジスタとなる。
次に、図１乃至図７に示すように、ゲート絶縁膜上にドナーとなる不純物元素が添加された半導体膜と、バッファ層が積層する薄膜トランジスタの動作メカニズムについて、以下に示す。ここでは、ドナーとなる不純物元素が添加された半導体膜としては、リンが添加された微結晶シリコン膜を用い、バッファ層としてアモルファスシリコン膜を用いて説明する。
図８は、本実施の形態の薄膜トランジスタのエネルギーバンド図を示し、図９（Ａ）、（Ｃ）、及び（Ｅ）は薄膜トランジスタの断面図を示し、図９（Ｂ）、（Ｄ）、及び（Ｆ）は等価回路を示す。
図９（Ａ）は、基板２０、ゲート電極２１、ゲート絶縁膜２２、ドナーとなる不純物元素が添加された半導体膜としてリンが添加された微結晶シリコン膜２３、バッファ層としてアモルファスシリコン膜２４、ソース領域２５Ｓ、ドレイン領域２５Ｄ、ソース電極２６Ｓ、ドレイン電極２６Ｄが積層された薄膜トランジスタを示す。
このときの等価回路を図９（Ｂ）に示す。ここで、抵抗ＲＳａは、主にソース領域２５Ｓ及びアモルファスシリコン膜２４の抵抗値、抵抗ＲＤａは主にドレイン領域２５Ｄ及びアモルファスシリコン膜２４の抵抗値、Ｒａｃは主にアモルファスシリコン膜２４の抵抗値、Ｒμｃは主にリンが添加された微結晶シリコン膜２３の抵抗値を示す。
また、図８（Ａ）は、図９（Ａ）に示すゲート電極２１に電圧が印加されていない状態の薄膜トランジスタのバンド図であって、アモルファスシリコン膜２４のフェルミ準位Ｅｆとゲート電極のフェルミ準位Ｅｆｍが等しい場合を示している。
本実施の形態のドナーとなる不純物元素が添加された半導体膜である、リンが添加された微結晶シリコン膜２３には、ドナーとなる不純物元素の一つであるリンが含まれているため、微結晶シリコン膜はＮ型半導体であり、リンが添加された微結晶シリコン膜２３においては、フェルミエネルギーＥｆは伝導帯エネルギーＥｃに近くなっている。また、リンが添加された微結晶シリコン膜２３はＮ型であり、アモルファスシリコン膜２４はＩ型である。また、微結晶シリコン膜のバンドギャップ（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）を例えば１．４ｅＶとし、アモルファスシリコンのバンドギャップを例えば、１．７ｅＶとすると、リンが添加された微結晶シリコン膜２３及びアモルファスシリコン膜２４の界面では、ＮＩ接合が形成され、リンが添加された微結晶シリコン膜２３及びアモルファスシリコン膜２４の界面付近でエネルギーバンドが湾曲すると共に、リンが添加された微結晶シリコン膜２３の伝導帯の下端Ｅｃがアモルファスシリコン膜２４の伝導帯の下端Ｅｃより下に位置する。
ここで、ゲート電極２１に正の電圧を印加し、ソース電極２６Ｓを接地電位とし、ドレイン電極２６Ｄに正の電圧を印加したときの、ドレイン電流及びキャリアの経路について図９（Ｃ）に示す。このときの、ドレイン電極２６Ｄ及びソース電極２６Ｓ間に流れるキャリアが流れる経路を示す。ドレイン電流は図９（Ｃ）の破線で示すように、ドレイン電極２６Ｄ、ドレイン領域２５Ｄ、アモルファスシリコン膜２４、リンが添加された微結晶シリコン膜２３におけるゲート絶縁膜２２界面付近、アモルファスシリコン膜２４、ソース領域２５Ｓ、ソース電極２６Ｓを経路とする。即ち、ドレイン電極２６Ｄ及びソース電極２６Ｓ間に流れるキャリアの経路は、ソース電極２６Ｓ、ソース領域２５Ｓ、アモルファスシリコン膜２４、微結晶シリコン膜２３のゲート絶縁膜における界面付近、アモルファスシリコン膜２４、ドレイン領域２５Ｄ、ドレイン電極２６Ｄである。
このときの等価回路を図９（Ｄ）に示す。ここで、ソース領域２５Ｓ及びアモルファスシリコン膜２４の界面では、順バイアスがかかるため、抵抗ＲＳａは、ソース領域２５Ｓ及びアモルファスシリコン膜２４の順方向接続の抵抗値であり、抵抗が低い。また、ドレイン領域２５Ｄ及びアモルファスシリコン膜２４の界面では、逆バイアスがかかり、空乏層ができるため、抵抗ＲＤａは抵抗が高い。抵抗Ｒμｃは、反転したリンが添加された微結晶シリコン膜２３の抵抗値である。ここで、反転したリンが添加された微結晶シリコン膜２３とは、ゲート電極２１に電位を印加することで、ゲート絶縁膜２２との界面に伝導電子が誘起された状態の、リンが添加された微結晶シリコン膜２３を示す。抵抗ＲＳａは、抵抗ＲＤａ及び抵抗Ｒμｃに比べ、非常に小さい。
また、図８（Ｂ）は、図９（Ｃ）に示す、ゲート電極２１に正の電圧、代表的には反転層ができる程度に大きい正の電圧を印加した状態の薄膜トランジスタのバンド図である。ゲート電極２１に正の電圧を印加すると、リンが添加された微結晶シリコン膜２３のエネルギーバンドが湾曲し、伝導帯の下端Ｅｃがフェルミ準位Ｅｆより下になる領域、すなわち反転層ができ、ゲート絶縁膜２２との界面付近のリンが添加された微結晶シリコン膜２３に電子が誘起され伝導電子の密度が高くなる。この反転層ができ始める正の電圧が、しきい値電圧Ｖｔｈに概ね等しい。
ここで、実際のデバイス構造では、抵抗ＲＤａは、代表的には、厚さ０．１〜０．３μｍ程度のアモルファスシリコン膜で形成される。一方、抵抗Ｒμｃは、代表的には、長さ３〜６μｍ程度のリンが添加された微結晶シリコン膜で形成される。このため、チャネルにおけるキャリアの移動距離は、アモルファスシリコン膜における移動距離の１０〜３０倍である。微結晶シリコン膜の抵抗Ｒμｃをアモルファスシリコン膜の抵抗Ｒａｃより極めて小さくすることで、薄膜トランジスタのオン電流の上昇及び電界効果移動度の増加が可能である。このため、微結晶シリコン膜にドナーとなる不純物元素、ここでは、リンを添加することにより、キャリア濃度を高めることとなり、微結晶シリコン膜の伝導率を高めることができる。この結果、オン電流を高めることができる。
一方、ゲート電極２１に負の電圧を印加し、ソース電極２６Ｓを接地電位とし、ドレイン電極２６Ｄに正の電圧を印加したときのドレイン電流及びキャリアの経路について、図９（Ｅ）に示す。このときの、ドレイン電極２６Ｄ及びソース電極２６Ｓ間に流れるドレイン電流の経路を示す。ドレイン電流は図９（Ｅ）の破線で示すように、ドレイン電極２６Ｄ、ドレイン領域２５Ｄ、アモルファスシリコン膜２４の表面近傍、ソース領域２５Ｓ、ソース電極２６Ｓを経路とする。即ち、ドレイン電極２６Ｄ及びソース電極２６Ｓ間に流れるキャリアの経路は、ソース電極２６Ｓ、ソース領域２５Ｓ、アモルファスシリコン膜２４の表面近傍、ドレイン領域２５Ｄ、ドレイン電極２６Ｄである。
このときの等価回路を図９（Ｆ）に示す。ここで、ソース領域２５Ｓ及びアモルファスシリコン膜２４の界面では、順バイアスがかかるため、抵抗ＲＳａは、ソース領域２５Ｓ及びアモルファスシリコン膜２４の順方向接続の抵抗値であり、抵抗が低い。また、ドレイン領域２５Ｄ及びアモルファスシリコン膜２４の界面では、逆バイアスがかかり、空乏層ができるため、抵抗ＲＤａは抵抗が高い。抵抗Ｒａｃはアモルファスシリコン膜２４の抵抗値である。抵抗ＲＳａは、抵抗ＲＤａ及び抵抗Ｒａｃに比べ、非常に小さい。
また、図８（Ｃ）は、図９（Ｅ）に示すゲート電極２１に負の電圧を印加した状態の薄膜トランジスタのバンド図である。ゲート電極２１に負の電圧を印加すると、ゲート絶縁膜２２及びリンが添加された微結晶シリコン膜２３の界面付近から電子が排斥されて、電子密度が欠乏し空乏層が形成される。この状況では、伝導帯から伝導電子が追い出されているので、リンが添加された微結晶シリコン膜２３のゲート絶縁膜２２との界面では、ドナーとなる不純物元素が添加された微結晶シリコン膜２３の伝導帯の下端Ｅｃはフェルミ準位Ｅｆに対してより上に上がり、リンが添加された微結晶シリコン膜２３の表面が高抵抗化し、アモルファスシリコン膜２４より抵抗が高くなる。このため、ゲート電極２１に負の電圧を印加する場合、電子はアモルファスシリコン膜２４を移動し、電流が流れる。アモルファスシリコン膜２４及びドレイン領域２５Ｄ界面近傍では、逆バイアスがかかり、空乏層が形成され、抵抗ＲＤａが高くなる。しかしながら、アモルファスシリコン膜２４に欠陥、不純物元素、または再結合中心が含まれると、欠陥、不純物元素、または再結合中心がリークパスとなり、空乏層が広がらず、オフ電流が流れてしまう。このため、アモルファスシリコン膜２４は、ドレイン領域２５Ｄ及びアモルファスシリコン膜２４界面における接合が完全であり、アモルファスシリコン膜２４を不純物元素が少なく、欠陥の少なく、再結合中心の少ない膜で形成する。即ち、光電流の値が大きく、暗電流の値が小さいアモルファスシリコン膜２４で形成することで、薄膜トランジスタのリーク電流を低減することができる。
なお、ここでは、ドナーとなる不純物元素が添加された半導体膜として、リンが添加された微結晶シリコン膜２３を用いて説明したが、その他ドナーとなる不純物元素が添加された、アモルファスシリコン膜、アモルファスゲルマニウム膜、アモルファスシリコンゲルマニウム膜、微結晶ゲルマニウム膜、微結晶シリコンゲルマニウム膜、多結晶シリコン膜、多結晶ゲルマニウム膜、多結晶シリコンゲルマニウム膜でも、同様に、リン、砒素、またはアンチモン等のドナーとなる不純物元素が添加されることで、バッファ層を構成するアモルファスシリコンと比較してバンドギャップが小さくなる。このため、ドナーとなる不純物元素が添加された半導体膜及びバッファ層の界面では、ＮＩ接合が形成され、エネルギーバンドが湾曲すると共に、ドナーとなる不純物元素が添加された半導体膜の伝導帯の下端Ｅｃが、バッファ層の伝導帯の下端Ｅｃより下に位置するため、上記と同様の薄膜トランジスタ特性を有する。
本形態に示すように、ゲート電極に正の電圧を印加する場合、ドナーとなる不純物元素が添加された導電性の高い半導体膜をキャリアの移動領域とし、ゲート電極に負の電圧を印加する場合には導電性の低い非晶質半導体膜をキャリアの移動領域とすることで、ＯＮ／ＯＦＦ比の高い薄膜トランジスタとなる。即ち、オン電流及び電界効果移動度が高いと共に、オフ電流を抑制することが可能な薄膜トランジスタとすることができる。
ゲート絶縁膜上に抵抗率の低い膜、ここでは、ドナーとなる不純物元素が添加された半導体膜を設けることで、薄膜トランジスタのオン電流及び電界効果移動度を高めることが可能であり、ドナーとなる不純物元素が添加された半導体膜の側面を覆うように、非晶質半導体膜または絶縁膜を設けることで、薄膜トランジスタのオフ電流を低減することができる。即ち、薄膜トランジスタの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。また、本実施の形態の薄膜トランジスタは逆スタガ型の薄膜トランジスタであるため、工程数が少なく、大面積基板において、当該薄膜トランジスタを作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す薄膜トランジスタの他の構造を図１（Ａ）及び図４０を用いて示す。ここでは、図１（Ａ）を用いて示すが、適宜実施の形態１の他の図に示す薄膜トランジスタに本実施の形態を適用することができる。
図１（Ａ）においては、ソース領域及びドレイン領域として機能する一対のソース領域及びドレイン領域７２の端部は、ドナーとなる不純物元素が添加された半導体膜５８と重なる構造である。
また、当該構造のほかに、図４０（Ａ）に示す薄膜トランジスタは、ソース領域及びドレイン領域として機能する一対のソース領域及びドレイン領域７２の端部が揃っている。図１（Ａ）や、図４０（Ａ）の破線で示すようにソース領域及びドレイン領域７２の端部と、ドナーとなる不純物元素が添加された半導体膜５８の端部と重なっている、またはほぼ揃っていると、キャリアの移動距離が短くなるため、オン電流を高めることができる。
また、図４０（Ｂ）に示すように、ソース領域及びドレイン領域として機能する一対のソース領域及びドレイン領域７２の端部が、ドナーとなる不純物元素が添加された半導体膜５８の端部と重ならない、いわゆるオフセット構造とすることができる。このような構造とすることで、ソース領域及びドレイン領域として機能する一対のソース領域及びドレイン領域７２と、ドナーとなる不純物元素が添加された半導体膜５８との距離が離れるため、バッファ層４２に形成される電界が緩和され、オフ電流を低減することができる。
（実施の形態３）
本実施の形態では、電界効果移動度及びオン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について示す。ここでは、代表例として、実施の形態１の図１（Ｂ）に示す薄膜トランジスタの作製方法について示す。
非晶質半導体膜または微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
図１０（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
ゲート電極５１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用い、実施の形態１に示すゲート電極５１で示す金属材料を用いて形成する。ここでは、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成する。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。
次に、ゲート絶縁膜５２ｂ上に、ドナーとなる不純物元素が添加された半導体膜４５を形成する。ドナーとなる不純物元素が添加された半導体膜４５はプラズマＣＶＤ法、またはスパッタリング法により形成する。さらには、プラズマＣＶＤ法またはスパッタリング法で形成した半導体膜を熱処理して形成する。熱処理としては、加熱処理、レーザビーム照射、ランプ光の照射等がある。
プラズマＣＶＤ法でドナーとなる不純物元素が添加された半導体膜４５を形成する場合、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体を混合し、グロー放電プラズマにより、非晶質半導体膜または微結晶半導体膜を形成する。なお、非晶質半導体膜を形成する場合、水素を用いず、シリコンまたはゲルマニウムを含む堆積性気体と、ドナーとなる不純物元素を含む気体を混合して、グロー放電プラズマにより、非晶質半導体膜を形成することができる。
ドナーとなる不純物元素が添加された半導体膜４５の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。ドナーとなる不純物元素を含む気体としては、リン、砒素、アンチモン等を含む気体を用いることができる。
また、シリコンターゲット、ゲルマニウムターゲット、シリコンゲルマニウムターゲット等をヘリウム、アルゴン、ネオン等でスパッタリングして、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜、アモルファスゲルマニウム膜等を形成することができる。この際、成膜室内にドナーとなる不純物元素を含む気体を導入することで、ドナーとなる不純物元素が添加された半導体膜を形成することができる。
また、上記ドナーとなる不純物元素が添加された非晶質半導体膜または微結晶半導体膜を加熱処理して、ドナーとなる不純物元素が添加された結晶性半導体膜を形成することができる。
なお、ドナーとなる不純物元素が添加された半導体膜４５を形成する代わりに、ドナーとなる不純物元素を含まない半導体膜を形成し、ゲート絶縁膜５２ｂとしてドナーとなる不純物元素が添加された絶縁膜を形成してもよい。例えば、ドナーとなる不純物元素（リン、砒素、またはアンチモン）が添加された酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜等を用いて形成することができる。また、ゲート絶縁膜５２ｂを積層構造とする場合、半導体膜４５に接する層またはゲート絶縁膜５２ａに接する層にドナーとなる不純物元素を添加してもよい。
ゲート絶縁膜５２ｂとしてドナーとなる不純物元素が添加された絶縁膜の形成方法としては、絶縁膜の原料気体と共に、ドナーとなる不純物元素を含む気体を用いて絶縁膜を形成すればよい。例えば、シラン、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法によりリンが添加された窒化珪素膜を形成することができる。また、シラン、一酸化二窒素、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法により、リンが添加された酸化窒化珪素膜を形成することができる。
また、ゲート絶縁膜５２ｂを形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、基板５０表面及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、ゲート絶縁膜５２ｂを形成した後、半導体膜を形成することで、ドナーとなる不純物元素を取り込みながら半導体膜が堆積されるため、ドナーとなる不純物元素が添加された半導体膜４５を形成することができる。
また、ドナーとなる不純物元素が添加された半導体膜４５を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁膜５２ｂ及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、半導体膜を堆積することで、ドナーとなる不純物元素を取り込みながら半導体膜が堆積するため、ドナーとなる不純物元素が添加された半導体膜４５を形成することができる。
なお、ドナーとなる不純物元素が添加された半導体膜４５として、微結晶半導体膜を形成する場合、ドナーとなる不純物元素が添加された半導体膜４５を形成するために、シリコンまたはゲルマニウムを含む堆積性気体と共に、シリコンまたはゲルマニウムを含むフッ化物ガスを用いてもよい。この場合、シランの流量に対して、フッ化シランの流量を０．１〜５０倍、好ましくは１〜１０倍とする。ドナーとなる不純物元素が添加された半導体膜４５を形成するために、シリコンまたはゲルマニウムを含む堆積性気体と共に、シリコンまたはゲルマニウムを含むフッ化物ガスを用いることで、微結晶半導体膜の結晶成長の場における非晶質半導体成分をフッ素ラジカルがエッチングするため、結晶性の高い結晶成長が起きる。即ち、結晶性の高い微結晶半導体膜を形成することができる。
また、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合してエネルギーバンド幅を０．９〜１．１ｅＶに調節しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
また、ドナーとなる不純物元素が添加された半導体膜４５の成膜処理においては、シラン及び水素の他、反応ガスにヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、ドナーとなる不純物元素が添加された半導体膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
ここでは、ドナーとなる不純物元素が添加された半導体膜４５の一形態として、リンが添加された微結晶シリコン膜をプラズマＣＶＤ法により形成する形態を示す。
プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体、ここではシランと、水素及び／又は希ガスとを混合し、グロー放電プラズマにより、微結晶シリコン膜を形成する。シランの流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶シリコン膜を形成する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に、フォスフィンを用いることで、ドナーとなる不純物元素が添加された微結晶シリコン膜を形成することができる。ここでは、０．０１〜５％のフォスフィン（シラン希釈または水素希釈）ガスと、シランと、水素とを用いて、リンが添加された微結晶シリコン膜を形成する。
次に、第１のバッファ層５４を形成する。第１のバッファ層５４としては、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により非晶質半導体膜を形成することができる。または、シリコン、またはゲルマニウムを含む堆積性気体を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。または、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化半導体膜または水素を含む非晶質半導体膜に、フッ素、または塩素等のハロゲンを添加してもよい。
また、第１のバッファ層５４は、シリコンターゲット、シリコンゲルマニウムターゲット、ゲルマニウムターゲット等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。
非晶質半導体膜としては、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜等がある。
第１のバッファ層５４の厚さは、１０〜１００ｎｍ、好ましくは３０〜５０ｎｍとする。
ドナーとなる不純物元素が添加された半導体膜４５の表面に、第１のバッファ層５４として、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、ドナーとなる不純物元素が添加された半導体膜４５が微結晶半導体膜の場合、微結晶半導体膜に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、ドナーとなる不純物元素が添加された半導体膜４５の表面に第１のバッファ層５４を形成することで、微結晶粒の酸化を防ぐことができる。
また、ドナーとなる不純物元素が添加された半導体膜４５を形成した後、プラズマＣＶＤ法により第１のバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が半導体膜４５に供給され、半導体膜４５を水素化したのと同等の効果が得られる。すなわち、ドナーとなる不純物元素が添加された半導体膜４５上に第１のバッファ層５４を堆積することにより、ドナーとなる不純物元素が添加された半導体膜４５に水素を拡散させて、ダングリングボンドの終端をすることができる。
次に、第１のバッファ層５４上にレジストを塗布し、第２のフォトマスクを用いたフォトリソグラフィ工程により当該レジストを露光現像して、レジストマスクを形成する。次に、当該レジストマスクを用いて、図１０（Ｂ）に示すように、第１のバッファ層５４、及びドナーとなる不純物元素が添加された半導体膜４５をエッチングして、第１のバッファ層６２、及びドナーとなる不純物元素が添加された半導体膜５８を形成する。
次に、図１０（Ｃ）に示すように、第１のバッファ層６２及びゲート絶縁膜５２ｂ上に第２のバッファ層４１及び一導電型を付与する不純物元素が添加された不純物半導体膜５５を形成する。
第２のバッファ層４１は、第１のバッファ層５４と同様に形成することができる。このときの第２のバッファ層４１は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、第２のバッファ層４１の一部が残存する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。
薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、第１のバッファ層５４及び第２のバッファ層４１を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを低減することができる。
第１のバッファ層５４及び第２のバッファ層４１は、非晶質半導体膜を用いて形成する、または、水素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップが、不純物元素が添加された半導体膜５８に比べて大きく、また抵抗率が高く、移動度が低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、ドナーとなる不純物元素が添加された半導体膜５８との間に形成される第１のバッファ層及び第２のバッファ層は高抵抗領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
一導電型を付与する不純物元素が添加された不純物半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＢ２Ｈ６などの不純物元素を含む気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、後に形成される配線７１ａ〜７１ｃとオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された不純物半導体膜５５は、微結晶半導体膜、または非晶質半導体膜で形成することができる。一導電型を付与する不純物元素添加された不純物半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された不純物半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜５５上にレジストマスクを形成する。レジストマスクは、フォトリソグラフィ技術により形成する。ここでは、第３のフォトマスクを用いて、一導電型を付与する不純物元素が添加された不純物半導体膜５５上に塗布されたレジストを露光現像して、レジストマスクを形成する。
次に、レジストマスクを用いて第２のバッファ層４１、及び一導電型を付与する不純物元素が添加された不純物半導体膜５５をエッチングし分離して、図１１（Ａ）に示すように、第２のバッファ層４２、及び一導電型を付与する不純物元素が添加された不純物半導体膜６３を形成する。この後、レジストマスクを除去する。
第２のバッファ層４２が、ドナーとなる不純物元素が添加された半導体膜５８を覆うことにより、第２のバッファ層４２上に形成されるソース領域及びドレイン領域と、ドナーとなる不純物元素が添加された半導体膜５８との間にリーク電流が生じること防止することが可能である。また、配線と、ドナーとなる不純物元素が添加された半導体膜５８との間にリーク電流が生じるのを防止することが可能である。
次に、図１１（Ｂ）に示すように、一導電型を付与する不純物元素が添加された不純物半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成する。導電膜６５ａ〜６５ｃは、スパッタリング法、ＣＶＤ法、印刷法、液滴吐出法、蒸着法等を用いて形成する。ここでは、導電膜としては、導電膜６５ａ〜６５ｃの３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層構造や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層構造を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
導電膜６５ａ〜６５ｃは、実施の形態１で示す配線７１ａ〜７１ｃに列挙した金属材料を適宜用いて形成することができる。
次に、導電膜６５ｃ上に第４のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスクを形成する。
次に、レジストマスクを用いて導電膜６５ａ〜６５ｃをエッチングして、図１１（Ｃ）に示すように、一対の配線７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された不純物半導体膜６３をエッチングし分離する。この結果、図１１（Ｃ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、第２のバッファ層４２の一部もエッチングする。一部エッチングされた、凹部が形成された第２のバッファ層を第２のバッファ層４３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。第２のバッファ層４３の凹部の深さを、第２のバッファ層４３の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスクを除去する。
次に、露出している第２のバッファ層４３にダメージが入らず、且つ該第２のバッファ層４３に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間の第２のバッファ層４３上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
次に、図１２（Ａ）に示すように、配線７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、第２のバッファ層４３、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化珪素膜を用いることで、第２のバッファ層４３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、第２のバッファ層４３の酸化を防止することができる。
次に、絶縁膜７６上に絶縁膜１０１を形成する。ここでは、感光性の有機樹脂を用いて絶縁膜１０１を形成する。次に、第５のフォトマスクを用いて、絶縁膜１０１を感光した後、現像して、絶縁膜７６を露出する絶縁膜１０２を形成する。次に、絶縁膜１０２を用いて絶縁膜７６をエッチングして、配線７１ｃの一部を露出するコンタクトホール１１１を形成する（図１２（Ｂ）参照）。
次に、図１２（Ｃ）に示すように、コンタクトホール１１１に画素電極７７を形成する。ここでは、絶縁膜１０２上に導電膜を形成した後、第６のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜をエッチングして、画素電極７７を形成する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。
なお、図１２（Ｃ）は、図１３のＱ−Ｒの断面図に相当する。図１３では、ソース領域及びドレイン領域７２の端部が、配線７１ｃの端部の外側に露出していることを省略している。また、配線の一方は配線の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、ドナーとなる不純物元素が添加された半導体膜５８、ゲート絶縁膜５２ａ、５２ｂ、配線７１ａ〜７１ｃが重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
さらには、液晶表示装置の場合、信号線と接続する配線７１ａ〜７１ｃをソースとし、画素電極と接続する配線７１ａ〜７１ｃをドレインとし、ソースのドレインと対向する領域が、ドレインのソースと対向する領域より大きいＵ字型、Ｃ字型構造（即ち、上面形状において、ソースが絶縁膜を隔ててドレインを曲線状に囲む形状）とすることで、ゲート電極（ゲート配線）とドレインとの間で生じる寄生容量を低減することができる。このため、ドレイン電極側の電圧降下を低減する薄膜トランジスタとすることができる。また、当該構造を用いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶材料の応答速度を上昇させることが可能である。
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタに本実施の形態を適用することが可能であり、具体的には、第２のバッファ層上にチャネル保護膜を形成し、チャネル保護膜及び第２のバッファ層上に一対の不純物半導体膜を設けることができる。
本実施の形態により、高性能な薄膜トランジスタを作製することができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。
（実施の形態４）
本実施の形態では、電界効果移動度及びオン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について示す。また、実施の形態３と比較して、フォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。ここでは、代表例として、実施の形態１の図２に示す薄膜トランジスタの作製方法について、示す。
実施の形態３と同様に、図１４（Ａ）に示すように、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。次に、ゲート絶縁膜５２ｂ上に、第２のフォトマスクを用いたフォトリソグラフィ工程を用いて、ドナーとなる不純物元素が添加された半導体膜５８及び第１のバッファ層６２を形成する。次に、当該第１のバッファ層６２上に、第２のバッファ層４１、一導電型を付与する不純物元素が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ｃ上にレジストを塗布する。
レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射して、レジストを露光して、レジストマスク８１を形成する。
ここで、多階調マスクを用いた露光について、図１５を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図１５（Ａ）に示すようなグレートーンマスク１５９ａ、図１５（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
図１５（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク１５９ａに露光光を照射した場合、図１５（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図１５（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク１５９ｂに露光光を照射した場合、図１５（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１４（Ａ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、第２のバッファ層４１、一導電型を付与する不純物元素が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１４（Ｂ）に示すような、第２のバッファ層４２、一導電型を付与する不純物元素が添加された不純物半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１４（Ｃ）に示すように、分離されたレジストマスク８６を形成することができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１６（Ａ）に示すような、一対の配線９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃが等方的にエッチングされる。この結果、レジストマスク８６より面積の小さい配線９２ａ〜９２ｃを形成することができる。
次に、図１６（Ｂ）に示すように、レジストマスク８６を用いて、一導電型を付与する不純物元素が添加された不純物半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、第２のバッファ層４２の一部もエッチングされる。一部エッチングされた第２のバッファ層を第２のバッファ層８７と示す。なお、第２のバッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、第２のバッファ層の凹部とを同一工程で形成することができる。ここでは、第２のバッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側に第２のバッファ層８７が突出した形状となる。また、配線９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、配線９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。この後、レジストマスク８６を除去する。
次に、露出しているバッファ層にダメージが入らず、且つ該バッファ層に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間のバッファ層上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
この後、実施の形態３と同様の工程を経て、図１６（Ｃ）に示すように、配線９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、第２のバッファ層８７、及びゲート絶縁膜５２ｂ上に絶縁膜７６、絶縁膜１０２を形成し、第４のフォトマスクを用いたフォトリソグラフィ工程により、コンタクトホールを形成する。
次に、絶縁膜１０２上に、第５のフォトマスクを用いたフォトリソグラフィ工程により画素電極７７を形成することができる。なお、図１６（Ｃ）は、図１７のＵ−Ｖの断面図に相当する。
以上の工程により、実施の形態３と比較して、フォトマスク数を１枚削減することが可能な工程により、薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。
（実施の形態５）
本実施の形態では、電界効果移動度及びオン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について以下に示す。ここでは、代表例として、実施の形態１の図３に示す薄膜トランジスタの作製方法について示す。
実施の形態３と同様に、基板５０上にゲート電極５１及びゲート絶縁膜５２ａ、５２ｂを形成する。次に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素が添加された半導体膜を形成し、当該半導体膜上にバッファ層及び一導電型を付与する不純物元素が添加された不純物半導体膜を順に積層する。次に、一導電型を付与する不純物元素が添加された不純物半導体膜上にレジストマスク５６を形成し、一導電型を付与する不純物元素が添加された不純物半導体膜、バッファ層、及びドナーとなる不純物元素が添加された半導体膜をエッチングして、図１８（Ａ）に示すように、ドナーとなる不純物元素が添加された半導体膜５８、バッファ層４２、及び一導電型を付与する不純物元素が添加された不純物半導体膜６３を形成する。
次に、図１８（Ｂ）に示すように、一導電型を付与する不純物元素が添加された不純物半導体膜６３、及びゲート絶縁膜５２ｂ上に絶縁膜６７を形成する。絶縁膜６７は、ゲート絶縁膜５２ａ、５２ｂと同様の材料を適宜用いて形成することができる。
次に、絶縁膜６７上にレジストマスク６８を形成する。レジストマスク６８は、絶縁膜６７の一部をエッチングして、後に形成する配線が、ドナーとなる不純物元素が添加された半導体膜５８と接するのを防ぎ、且つ一導電型を付与する不純物元素が添加された不純物半導体膜６３と接するような絶縁膜を形成するために設けるものであり、一導電型を付与する不純物元素が添加された不純物半導体膜６３より上面面積の小さい開口部を有する形状であることが好ましい。
次に、レジストマスク６８を用いて絶縁膜６７をエッチングして、図１８（Ｃ）に示すように、一導電型を付与する不純物元素が添加された不純物半導体膜６３の端部を覆う絶縁膜６７ａを形成する。
次に、図１９（Ａ）に示すように、絶縁膜６７ａ、及び一導電型を付与する不純物元素が添加された不純物半導体膜６３上に、実施の形態３と同様に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にレジストマスク６６を形成する。
次に、図１９（Ｂ）に示すように、レジストマスク６６を用いて導電膜６５ａ〜６５ｃをエッチングして配線７１ａ〜７１ｃを形成する。
次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された不純物半導体膜６３をエッチングし分離する。この結果、図２０（Ａ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、バッファ層４２の一部もエッチングする。一部エッチングされた、凹部が形成されたバッファ層をバッファ層７３と示す。
以上の工程により、チャネルエッチ型の薄膜トランジスタ３１を形成することができる。ドナーとなる不純物元素が添加された半導体膜５８と、配線７１ａ〜７１ｃとが絶縁膜６７ａで絶縁されているため、ドナーとなる不純物元素が添加された半導体膜５８と、配線７１ａ〜７１ｃとの間で生じるリーク電流を低減することが可能である。このため、オフ電流の低い薄膜トランジスタを形成することができる。
次に、図２０（Ｂ）に示すように配線７１ｃ及びゲート絶縁膜５２ｂ上に、実施の形態３と同様に、絶縁膜７６を形成する。次に、絶縁膜７６の一部をエッチングして、コンタクトホールを形成すると共に、配線７１ｃの一部を露出する。次に、コンタクトホールに実施の形態３と同様に、図２０（Ｃ）に示すように、画素電極７７を形成する。以上の工程により素子基板を作製することができる。
以上の工程により、オフ電流の低い薄膜トランジスタを有する素子基板を作製することが可能である。また、当該素子基板を用いることで、コントラストの高い表示装置を作製することができる。
（実施の形態６）
次に、図４に示すような、リーク電流の低減が可能なチャネル保護型薄膜トランジスタの作製工程について以下に示す。
実施の形態３と同様に、基板５０上にゲート電極５１及びゲート絶縁膜５２ａ、５２ｂを形成する。次に、実施の形態５と同様の工程を経て、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素が添加された半導体膜を形成する。次に、当該半導体膜上にバッファ層を形成する。次に、バッファ層上にレジストマスクを形成し、バッファ層、及びドナーとなる不純物元素が添加された半導体膜をエッチングして、ドナーとなる不純物元素が添加された半導体膜５８、バッファ層４２を形成する。
次に、バッファ層４２、及びゲート絶縁膜５２ｂ上に、図１８（Ｂ）に示すような絶縁膜６７を形成する。次に、絶縁膜６７上にレジストマスクを形成し、レジストマスクを用いて絶縁膜６７をエッチングして、図２１（Ａ）に示すような、絶縁膜６７ａ、６７ｂを形成する。なお、絶縁膜６７ｂの周りに一つのコンタクトホールを形成してもよい。この場合、絶縁膜６７ａと絶縁膜６７ｂは分離される。また、一対のコンタクトホールを形成してもよい。この場合、絶縁膜６７ａ及び絶縁膜６７ｂは繋がっている。この結果、バッファ層４２上にバッファ層の端部を覆う絶縁膜６７ａと同様に、後の薄膜トランジスタのチャネル保護膜として機能する絶縁膜６７ｂを形成することができる。
次に、ゲート絶縁膜５２ｂ、バッファ層４２の露出部、及び絶縁膜６７ａ、６７ｂ上に、一導電型を付与する不純物元素が添加された不純物半導体膜６９を形成する。一導電型を付与する不純物元素が添加された不純物半導体膜６９は、実施の形態３に示す一導電型を付与する不純物が添加された不純物半導体膜５５と同様に形成することができる。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜６９上に導電膜６５ａ〜６５ｃを形成する。次に、導電膜６５ａ〜６５ｃ上にレジストマスク６６を形成する。
次に、図２１（Ｂ）に示すように、レジストマスク６６を用いて導電膜６５ａ〜６５ｃをエッチングして配線７１ａ〜７１ｃを形成する。次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された不純物半導体膜６９をエッチングし分離する。この結果、図２１（Ｂ）に示すような、一対のソース領域及びドレイン領域７０を形成することができる。なお、当該エッチング工程において、絶縁膜６７ｂの一部もエッチングする。一部エッチングされた、凹部が形成された絶縁膜をチャネル保護膜６７ｃと示す。
以上の工程により、チャネル保護型の薄膜トランジスタ３２を形成することができる。ドナーとなる不純物元素が添加された半導体膜５８と、一対のソース領域及びドレイン領域７０とが絶縁膜６７ａで絶縁されているため、ドナーとなる不純物元素が添加された半導体膜５８と、一対のソース領域及びドレイン領域７０との間で生じるリーク電流を低減することが可能である。このため、オフ電流の低い薄膜トランジスタを形成することができる。また、リーク電流を低減するための絶縁膜６７ａを形成すると共に、チャネル保護膜６７ｃを形成することができる。
次に、図２１（Ｃ）に示すように、絶縁膜７６及び当該絶縁膜７６を介して配線７１ｃに接する画素電極７７を形成することで、素子基板を作製することができる。
以上の工程により、オフ電流の低い薄膜トランジスタを有する素子基板を作製することが可能である。また、当該素子基板を用いることで、コントラストの高い表示装置を作製することができる。
（実施の形態７）
次に、図５に示すような、リーク電流の低減が可能な薄膜トランジスタの作製工程について以下に示す。
実施の形態３に示す図１１（Ｃ）の配線７１ａ〜７１ｃ、実施の形態４に示す図１６（Ｂ）の配線９２ａ〜９２ｃを形成した後、または実施の形態５に示す図１９（Ｂ）の配線７１ａ〜７１ｃを形成した後、または実施の形態６に示す図４に示す配線７１ａ〜７１ｃを形成した後、レジストマスク６６または８６を除去する。次に、配線７１ａ〜７１ｃまたは配線９２ａ〜９２ｃをマスクとして一導電型を付与する不純物元素が添加された不純物半導体膜をエッチングしてもよい。この結果、図５に示すような、配線７１ａ〜７１ｃまたは配線９２ａ〜９２ｃと、ソース領域及びドレイン領域７０、７２、８８の端部が一致した薄膜トランジスタを形成することができる。
（実施の形態８）
次に、図７に示すような、リーク電流の低減が可能な薄膜トランジスタの作製工程について以下に示す。
図７は、実施の形態１乃至実施の形態７に示す薄膜トランジスタの、ドナーとなる不純物元素が添加された半導体膜５８の代わりに、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素が添加された結晶粒６０が分散され、ドナーとなる不純物元素が添加された結晶粒６０及びゲート絶縁膜５２ｂ上にゲルマニウムを主成分とする半導体膜６１を有する薄膜トランジスタの形態を示す。また、ゲルマニウムを主成分とする半導体膜６１上面及び側面を覆うバッファ層４２ａが形成される。ドナーとなる不純物元素が添加され、且つシリコンを主成分とする結晶粒と比較して、ゲルマニウムを主成分とする半導体膜のほうが、移動度が高いため、キャリアはゲルマニウムを主成分とする半導体膜の方を移動する。このため、抵抗率の低い膜をゲート絶縁膜５２ｂ上に形成することができる。
ドナーとなる不純物元素が添加された結晶粒６０は、実施の形態３と同様に、ゲート絶縁膜５２ｂ上に、ドナーとなる不純物元素が添加された微結晶半導体膜または非晶質半導体膜を形成する。次に、ドナーとなる不純物元素が添加された微結晶半導体膜または非晶質半導体膜にプラズマを曝して、結晶粒６０を形成する。プラズマとしては、水素、フッ素、フッ化物気体のいずれか一つ以上をプラズマＣＶＤ装置の反応室内に導入し、高周波電源を印加してプラズマを発生させる。
フッ素、フッ化物気体、または水素の少なくとも一つ以上を導入し高周波電源を印加することで、水素プラズマ、フッ素プラズマが発生する。水素プラズマは、反応室内に水素を導入し、プラズマを発生させる。フッ素プラズマは、反応室内に、フッ素またはフッ化物気体を導入し、プラズマを発生させる。フッ化物気体としては、ＨＦ、ＳｉＦ４、ＳｉＨＦ３、ＳｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、ＧｅＦ４、ＧｅＨＦ３、ＧｅＨ２Ｆ２、ＧｅＨ３Ｆ、Ｇｅ２Ｆ６等がある。なお、フッ素、フッ化物気体、または水素のほかに希ガスを反応室内に導入して希ガスプラズマを発生させてもよい。
水素プラズマ、フッ素プラズマ等により、水素ラジカル、フッ素ラジカルがプラズマ中に生成する。水素ラジカルは、ドナーとなる不純物元素が添加された微結晶半導体膜または非晶質半導体膜の非晶質成分と反応して、半導体膜の一部を結晶化させるとともに、非晶質成分をエッチングする。また、フッ素ラジカルは、ドナーとなる不純物元素が添加された微結晶半導体膜または非晶質半導体膜の非晶質成分をエッチングする。このため、結晶性の高い結晶粒を残存させることができる。また、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素が添加された非晶質半導体膜が形成される場合は、非晶質成分をエッチングするとともに、一部を結晶化し、結晶粒を形成することができる。このため、ゲート絶縁膜との界面における非晶質成分をもプラズマによりエッチングされるため、ゲート絶縁膜上には結晶粒を形成することができる。
プラズマの発生方法は、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚ）、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを用いることが好ましい。また、たとえば周波数が１ＧＨｚや、２．４５ＧＨｚの高周波プラズマを用いることができる。特に、１３．５６ＭＨｚの高周波電力を用いることで、プラズマの均一性を高めることが可能であり、第６世代〜第１０世代の大面積基板上においても、均一性の高いプラズマをゲルマニウム膜に曝すことができるため、大量生産に好ましい。
次に、結晶粒上にゲルマニウムを主成分とする膜を形成すると、ゲルマニウムを主成分とする膜の密着性を向上させることができる。さらに、結晶粒を結晶核として結晶成長させて、ゲルマニウムを主成分とする半導体膜６１として微結晶ゲルマニウム膜を形成することができる。
ゲルマニウムを主成分とする半導体膜６１をＣＶＤ法により形成する場合、ゲルマニウムを含む堆積性気体と共に、水素をプラズマＣＶＤ装置の反応室に導入し、高周波電力を印加し、プラズマを発生させて、ゲルマニウムを主成分とする半導体膜６１として非晶質ゲルマニウム膜または微結晶ゲルマニウム膜を形成する。また、ゲルマニウムを含む堆積性気体と、水素と共に、シリコンを含む堆積性気体を用いることで、非晶質シリコンゲルマニウム膜または微結晶シリコンゲルマニウム膜を形成する。
なお、ゲルマニウムを主成分とする半導体膜６１として非晶質ゲルマニウム膜を形成する一形態として、反応室において、ゲルマニウムを含む堆積性気体を用いたグロー放電プラズマにより非晶質ゲルマニウム膜を形成することができる。または、ゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、グロー放電プラズマにより非晶質ゲルマニウム膜を形成することができる。または、ゲルマニウムを含む堆積性気体の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いたグロー放電プラズマにより、非晶質ゲルマニウム膜を形成することができる。さらには、ゲルマニウムを含む堆積性気体、水素と共に、シリコンを含む堆積性気体を用いることで、ゲルマニウムを主成分とする半導体膜６１として非晶質シリコンゲルマニウム膜を形成することができる。
また、ゲルマニウムを主成分とする半導体膜６１として微結晶ゲルマニウム膜を形成する一形態として、反応室内において、ゲルマニウムを含む堆積性気体、ここではゲルマンと、水素及び／又は希ガスとを混合し、グロー放電プラズマにより、微結晶ゲルマニウム膜を形成する。ゲルマンは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜４００℃、好ましくは２５０℃〜３５０℃で行う。さらには、ゲルマニウムを含む堆積性気体、水素と共に、シリコンを含む堆積性気体を用いることで、ゲルマニウムを主成分とする半導体膜６１として微結晶シリコンゲルマニウム膜を形成することができる。
ゲルマニウムを主成分とする半導体膜６１の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。または、たとえば周波数が１ＧＨｚや、２．４５ＧＨｚの高周波プラズマを用いることができる。
実施の形態３に示すドナーとなる不純物元素が添加された半導体膜４５、及び第１のバッファ層５４の代わりに、上記ドナーとなる不純物元素が添加された結晶粒及びゲルマニウムを主成分とする半導体膜を形成した後、実施の形態３と同様の工程により、図７に示すような薄膜トランジスタを作製することができる。また、実施の形態４乃至実施の形態７と同様の工程により薄膜トランジスタを形成することができる。
（実施の形態９）
本実施の形態では、電界効果移動度及びオン電流が高く、且つオフ電流の低い薄膜トランジスタの作製について、以下に示す。ここでは、図１（Ｂ）に示す、薄膜トランジスタの作製工程について、以下に示す。
図２２（Ａ）に示すように、基板５０上にゲート電極５１、容量配線５７を形成し、ゲート電極５１、容量配線５７上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
次に、ゲート絶縁膜５２ｂ上に、ドナーとなる不純物元素が添加された半導体膜４５を形成する。ここでは、ドナーとなる不純物元素が添加された半導体膜４５の一形態として、リンを含む微結晶シリコン膜を形成する形態を示す。
次に、第１のバッファ層５４を形成する。第１のバッファ層５４としては、非晶質半導体膜を形成することができる。非晶質半導体膜としては、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜等がある。
第１のバッファ層５４の厚さは、１０〜１００ｎｍ、好ましくは３０〜５０ｎｍとする。
ドナーとなる不純物元素が添加された半導体膜４５の表面に、第１のバッファ層５４として、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、ドナーとなる不純物元素が添加された半導体膜４５に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、ドナーとなる不純物元素が添加された半導体膜４５の表面に第１のバッファ層５４を形成することで、微結晶粒の酸化を防ぐことができる。
また、ドナーとなる不純物元素が添加された半導体膜４５を形成した後、プラズマＣＶＤ法により第１のバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が半導体膜４５に供給され、半導体膜４５を水素化したのと同等の効果が得られる。すなわち、ドナーとなる不純物元素が添加された半導体膜４５上に第１のバッファ層５４を堆積することにより、ドナーとなる不純物元素が添加された半導体膜４５に水素を拡散させて、ダングリングボンドの終端をすることができる。
次に、第１のバッファ層５４上にレジストを塗布し、第２のフォトマスクを用いたフォトリソグラフィ工程により当該レジストを露光現像して、レジストマスクを形成する。次に、当該レジストマスクを用いて、第１のバッファ層５４、及びドナーとなる不純物元素が添加された半導体膜４５をエッチングして、第１のバッファ層６２、及びドナーとなる不純物元素が添加された半導体膜５８を形成する。この後、レジストマスクを除去する（図２２（Ｂ）参照）。なお、図２２（Ｂ）は、図２５（Ａ）のＱ−Ｒの断面図に相当する。
次に、図２２（Ｃ）に示すように、第１のバッファ層６２及びゲート絶縁膜５２ｂ上に第２のバッファ層４１及び一導電型を付与する不純物元素が添加された不純物半導体膜５５を形成する。
第２のバッファ層４１は、第１のバッファ層５４と同様に形成することができる。このときの第２のバッファ層４１は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、第２のバッファ層４１の一部が残存する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。
薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、第１のバッファ層５４及び第２のバッファ層４１を厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
第１のバッファ層５４及び第２のバッファ層４１は、非晶質半導体膜を用いて形成する、または、水素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップが、不純物元素が添加された半導体膜４５に比べて大きく、また抵抗率が高く、移動度が半導体膜４５の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、ドナーとなる不純物元素が添加された半導体膜４５との間に形成される第１のバッファ層及び第２のバッファ層は高抵抗領域として機能し、ドナーとなる不純物元素が添加された半導体膜４５がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
一導電型を付与する不純物元素が添加された不純物半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、シリコンまたはゲルマニウムを含む堆積性気体にＢ２Ｈ６などの不純物元素を含む気体を加えれば良い。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜５５上にレジストマスクを形成する。レジストマスクは、フォトリソグラフィ技術により形成する。ここでは、第３のフォトマスクを用いて、一導電型を付与する不純物元素が添加された不純物半導体膜５５上に塗布されたレジストを露光現像して、レジストマスクを形成する。
次に、レジストマスクを用いて第２のバッファ層４１、及び一導電型を付与する不純物元素が添加された不純物半導体膜５５をエッチングし分離して、図２３（Ａ）に示すように、第２のバッファ層４２、及び一導電型を付与する不純物元素が添加された不純物半導体膜６３を形成する。この後、レジストマスクを除去する。なお、図２３（Ａ）は、図２５（Ｂ）のＱ−Ｒの断面図に相当する。
第２のバッファ層４２が、ドナーとなる不純物元素が添加された半導体膜５８を覆うことにより、第２のバッファ層４２上に形成されるソース領域及びドレイン領域と半導体膜５８との間にリーク電流が生じること防止することが可能である。また、配線と、半導体膜５８との間にリーク電流が生じるのを防止することが可能である。
次に、図２３（Ｂ）に示すように、一導電型を付与する不純物元素が添加された不純物半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成する。
導電膜６５ａ〜６５ｃは、上記実施の形態で示す配線７１ａ〜７１ｃに列挙した金属材料を適宜用いて形成することができる。
次に、導電膜６５ｃ上に第４のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスクを形成する。
次に、レジストマスクを用いて導電膜６５ａ〜６５ｃをエッチングして、図２３（Ｃ）に示すように、一対の配線７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された不純物半導体膜６３をエッチングし分離する。この結果、図２３（Ｃ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、第２のバッファ層４２の一部もエッチングする。一部エッチングされた、凹部が形成された第２のバッファ層を第２のバッファ層４３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。第２のバッファ層４３の凹部の深さを、第２のバッファ層４３の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスクを除去する。
次に、露出している第２のバッファ層４３にダメージが入らず、且つ該第２のバッファ層４３に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間の第２のバッファ層４３上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
なお、図２３（Ｃ）は、図２５（Ｃ）のＱ−Ｒの断面図に相当する。図２５（Ｃ）に示すように、ソース領域及びドレイン領域７２の端部は、配線７１ｃの端部の外側に位置することが分かる。また、配線の一方は配線の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
次に、図２４（Ａ）に示すように、配線７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、第２のバッファ層４３、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。
次に、絶縁膜７６上に絶縁膜１０１を形成する。ここでは、感光性の有機樹脂を用いて絶縁膜１０１を形成する。次に、第５のフォトマスクを用いて、絶縁膜１０１を感光した後、現像して、絶縁膜７６を露出する絶縁膜１０２を形成する。次に、絶縁膜１０２を用いて絶縁膜７６をエッチングして、配線７１ｃの一部を露出するコンタクトホール１１１と、容量配線５７上のゲート絶縁膜５２ｂの一部を露出するコンタクトホール１１２を形成する（図２４（Ｂ）参照）。
次に、図２４（Ｃ）に示すように、コンタクトホール１１１、１１２に画素電極７７を形成する。また、容量配線５７、ゲート絶縁膜５２ａ、５２ｂ、絶縁膜７６ａ、及び画素電極７７で容量素子１０５を形成することができる。ここでは、絶縁膜１０２上に導電膜を形成した後、第６のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜をエッチングして、画素電極７７を形成する。なお、図２４（Ｃ）は、図２５（Ｄ）のＱ−Ｒの断面図に相当する。
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。
本実施の形態で作製する薄膜トランジスタのチャネル形成領域は、微結晶半導体膜で形成されているため、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。また、大面積基板において、当該薄膜トランジスタを作製することができる。
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタに本実施の形態を適用することが可能であり、具体的には、ドナーとなる不純物元素が添加された微結晶半導体膜を覆うバッファ層を設けることができる。
（実施の形態１０）
本実施の形態では、上記実施の形態において、半導体装置に含まれる薄膜トランジスタのゲート電極及び容量配線の形状が異なる形態を示す。従って、他は上記実施の形態と同様に行うことができ、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態の半導体装置を図２６に示す。図２６において薄膜トランジスタのゲート電極５１ａ、及び容量配線５７ａは端部に段差を有する形状である。このように、ゲート電極５１ａ、及び容量配線５７ａは端部に段差を有することで、ゲート絶縁膜及びドナーとなる不純物元素が添加された微結晶半導体膜の被覆率が高まる。また、断切れを低減することが可能であり、歩留まりを向上させることができる。
本実施の形態では、ゲート電極５１ａ及び容量配線５７ａを形成するためのレジストマスクを、多階調（高階調）マスクを用いた露光を行って形成する例を示す。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
多階調マスクの代表例としては、グレートーンマスクやハーフトーンマスクなどがある。本実施の形態で適用することができるグレートーンマスク２６５、２６６、２６７の例を図２７（Ａ）乃至（Ｃ）の平面図に示す。
図２７（Ａ）のグレートーンマスク２６５は回折格子部２６５ａと遮光部２６５ｂとを有しており、回折格子部２６５ａは遮光部２６５ｂの両側にギザギザの形状で設けられている。
図２７（Ｂ）のグレートーンマスク２６６は回折格子部２６６ａと遮光部２６６ｂとを有しており、回折格子部２６６ａは遮光部２６６ｂの両側に遮光部２６６ｂより分岐するように矩形の形状で設けられている。
図２７（Ｃ）のグレートーンマスク２６７は回折格子部２６７ａと遮光部２６７ｂとを有しており、回折格子部２６７ａは遮光部２６７ｂの両側に遮光部２６７ｂと平行に矩形の形状で設けられている。
グレートーンマスクは、透光性基板（図示せず）上に形成される遮光部並びに回折格子部で構成される。遮光部２６５ｂ、２６６ｂ、２６７ｂにおいては、光透過率は０％であり、遮光部２６５ｂ、２６６ｂ、２６７ｂ及び回折格子部２６５ａ、２６６ａ、２６７ａが設けられていない領域では光透過率は１００％である。一方、回折格子部２６５ａ、２６６ａ、２６７ａはスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子部は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。回折格子部においては、１０〜７０％の範囲で調整可能である。回折格子部における光の透過率の調整は、回折格子部のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
透光性基板は、石英等の透光性基板を用いることができる。遮光部及び回折格子部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク２６５、２６６、２６７のような多階調マスクを用いて露光した後、現像することで、図２７（Ｄ）に示すように膜厚の異なる領域を有するレジストマスク２３１を形成することができる。
膜厚の異なる領域を有するレジストマスク２３１を用いて、導電膜をエッチングすると、図２６に示すような端部に段差を有するゲート電極５１ａ、容量配線５７ａを形成することができる。これにより、ゲート電極５１ａ、容量配線５７ａ上に形成されるゲート絶縁膜において、ゲート電極５１ａ、容量配線５７ａの急激な段差形状による段切れを防ぐことができる。
また、本実施の形態では２段の段差を有するゲート電極の例を示すが、段差は３段、４段の多数あってもよい。また、本実施の形態では、ゲート電極及び容量配線の形成に多階調マスクを用いる例を示すが、半導体装置の他の構成部分（半導体膜や他の配線など）にも適用することができる。
本実施の形態は、上記実施の形態と適宜組み合わせることができる。
フォトマスクとして多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、フォトマスクの枚数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
（実施の形態１１）
本実施の形態では、実施の形態１乃至実施の形態８において、好ましい形態について、図３１を用いて示す。
図３１（Ａ）は本実施の形態の薄膜トランジスタの一形態を示す図であり、バッファ層４２の上方の拡大図４４を図３１（Ｂ）に示す。
本実施の形態においては、バッファ層４２の上方には凹部を有する。これは、一導電型を付与する不純物元素が添加された不純物半導体膜をエッチングして、一対のソース領域及びドレイン領域７２を形成する際、バッファ層の一部もエッチングされるためである。一対のソース領域及びドレイン領域７２を形成するエッチング工程において、異方性エッチングを行うことが好ましい。異方性エッチングとしては、電子サイクロトロン共鳴（ＥＣＲ）プラズマを用いた反応性イオンビームエッチング（ＲＩＢＥ）や、誘導結合型プラズマ（ＩＣＰ）エッチング等を用いればよい。この結果、バッファ層４２の凹部における側面４２ｃの基板表面に対する角度が７０°以上９０°以下、好ましくは８０°以上９０°以下となり、凹部における側面４２ｃはエッチングダメージを低減することができる。
バッファ層４２の凹部における側面４２ｃは、ゲート電極５１に正の電圧及び負の電圧を印加したときにキャリアが流れる領域である。当該領域において、エッチングダメージにより形成される欠陥が少ないと、ゲート電極５１に正の電圧を印加したときに、キャリアが欠陥で捕獲されにくく、移動しやすい。このため、オン電流や電界効果移動度を高めることができるため、好ましい。
以上の構造により、オン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。
（実施の形態１２）
本実施の形態では、実施の形態３乃至実施の形態１１で示すドナーとなる不純物元素が添加された半導体膜４５を形成する前の工程について、以下に示す。ここでは、代表的に実施の形態３を用いて説明するが、適宜実施の形態４乃至実施の形態１１に適用できる。
図１０（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
次に、ゲート絶縁膜５２ｂの表面をプラズマ処理する。代表的には、水素プラズマ、アンモニアプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマをゲート絶縁膜５２ｂ表面に曝す。プラズマ処理としては、反応室内にゲート絶縁膜５２ｂが形成された基板を設ける。また、反応室に、水素、アンモニア、ヘリウム、アルゴン、ネオン等のガスを導入した後、グロー放電を行うことで、水素プラズマ、アンモニアプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマを発生させると共に、ゲート絶縁膜表表面に当該プラズマを曝すことができる。
水素プラズマ、アンモニアプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマをゲート絶縁膜５２ｂ表面に曝すと、ゲート絶縁膜表面の欠陥を低減することができる。代表的には、ゲート絶縁膜５２ｂ表面のダングリングボンドを終端化することができる。この後、ドナーとなる不純物元素が添加された半導体膜を成膜すると、ゲート絶縁膜５２ｂとドナーとなる不純物元素が添加された半導体膜の界面における欠陥を低減することが可能である。この結果、欠陥によるキャリアの捕獲を低減することが可能であり、オン電流を高めることが可能である。
（実施の形態１３）
本実施の形態では、上記実施の形態での成膜工程に用いることが可能な成膜装置及びそこでの基板の流れを以下に示す。
次に、本実施の形態の成膜工程に適用されるプラズマＣＶＤ装置の一例として、ゲート絶縁膜、ドナーとなる不純物元素が添加された半導体膜、バッファ層、一導電型を付与する不純物元素が添加された不純物半導体膜の成膜に適した構成の一例を示す。
図２８は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４００ａ、第２反応室４００ｂ、第３反応室４００ｃ、第４反応室４００ｄを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４００ｂは、ドナーとなる不純物元素が添加された半導体膜を成膜し、第３反応室４００ｃは薄膜トランジスタの高抵抗領域となるバッファ層を成膜し、第４反応室４００ｄはソース及びドレインを形成する一導電型を付与する不純物元素が添加された不純物半導体膜を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。
各反応室には排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの圧力にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段と各反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
なお、ドナーとなる不純物元素が添加された半導体膜を形成する第２反応室４００ｂは超高真空まで真空排気するものとして、クライオポンプ４２１を連結してもよい。クライオポンプ４２１を用いることで、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力の超高真空とすることで、ドナーとなる不純物元素が添加された半導体膜中の酸素濃度及び窒素濃度の低減に効果的である。この結果、ドナーとなる不純物元素が添加された半導体膜４５に含まれる酸素の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。ドナーとなる不純物元素が添加された半導体膜が微結晶半導体膜の場合、微結晶半導体膜中の酸素濃度及び窒素濃度を低減することで、膜中の欠陥を低減し、結晶性を高めることが可能となるため、キャリアの移動を向上させることが可能である。
ガス供給手段４０８はシラン、ゲルマンに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１１、４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室４００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０８ｉは第２反応室４００ｂに接続され、ドナーとなる不純物元素が添加された半導体膜用のガスを供給する。ガス供給手段４０８ｂは第３反応室４００ｃに接続され、バッファ層用のガスを供給する。ガス供給手段４０８ｎは第４反応室４００ｄに接続され、例えばｎ型半導体膜用のガスを供給する。また、ドナーとなる不純物元素を含む気体の一つであるフォスフィンは、第１の反応室４００ａ、第２の反応室４００ｂにも供給されてもよい。ガス供給手段４０８ａは水素を供給し、ガス供給手段４０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
各反応室にはプラズマを形成するための高周波電力供給手段が連結されている。高周波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。
各反応室は形成する薄膜の種類によって使い分けることが可能である。それぞれの薄膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。特に、ドナーとなる不純物元素が添加された半導体膜の場合、当該ドナーとなる不純物元素をバッファ層に混入させることを回避することができる。この結果、バッファ層の不純物元素の濃度を低減することが可能であり、薄膜トランジスタのオフ電流を低減することが可能である。
次に、同一反応室内において、ゲート絶縁膜、ドナーとなる不純物元素が添加された半導体膜、バッファ層、一導電型を付与する不純物元素が添加された不純物半導体膜を連続的に形成するプラズマＣＶＤ装置の一形態について、図２９を用いて示す。
この装置は共通室４２３と、ロード／アンロード室４２２、待機室４０１、反応室４００ａを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成される。
反応室４００ａには排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−１Ｐａから１０−５Ｐａの圧力にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段４３０と反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。また、反応室４００ａには、クライオポンプ４２１を連結してもよい。
ガス供給手段４０８はシラン、ゲルマンに代表される半導体材料ガス若しくは水素などプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１１、４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇ、４０８ｉ、４０８ａ、４０８ｎ、４０８ｆは反応室４００ａに接続される。
反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高周波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。
次に、図２９に示すプラズマＣＶＤ装置を用いて、連続的に複数の膜を成膜するプロセスを、図３０を用いて示す。
図３０（Ａ）は、図２９に示すプラズマＣＶＤ装置を簡易的に示したものであり、図３０（Ｂ）は、ゲート電極が形成された基板上に、ゲート絶縁膜と、ドナーとなる不純物元素が添加された半導体膜（ここでは、ｎ−μｃ−Ｓｉ膜と示す。）を連続的に成膜する工程を示す模式図である。破線の矢印は基板の流れを示し、実線の矢印は成膜工程の流れを示す。
図３０（Ｂ）に示すように、反応室４００ａの内壁をフッ素ラジカル等でクリーニング（Ｓ４６１）して、反応室４００ａの残留不純物を除去する。次に、反応室４００ａの内壁にゲート絶縁膜と同様の膜をコーティングする（Ｓ４６２）。このコーティング工程により、反応室４００ａを構成する金属が不純物としてゲート絶縁膜に混入することを防ぐことができる。
次に、ロード／アンロード室４２２のカセットに装填される基板を、矢印ａ１で示すように、共通室４２３の搬送機構４２６により反応室４００ａに搬送する。次に、反応室４００ａで、基板上にゲート絶縁膜、ここでは酸化窒化珪素膜を成膜（Ｓ４６３）する。
次に、ゲート絶縁膜が成膜された基板を、矢印ａ２で示すように、共通室４２３の搬送機構４２６により待機室４０１に搬送し、基板を待機させる（Ｓ４６４）。この後、反応室４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４６５）、反応室４００ａの残留不純物を除去した後、反応室４００ａの内壁に非晶質半導体膜をコーティングする（Ｓ４６６）。このクリーニング及びコーティングにより、反応室４００ａの内壁に成膜されたゲート絶縁膜の成分（酸素、窒素等）や反応室を構成する金属が不純物として、後に形成するドナーとなる不純物元素が添加された半導体膜に混入することを防ぐことが可能であり、ドナーとなる不純物元素が添加された半導体膜が微結晶半導体膜の場合、微結晶半導体膜の結晶性を高めることができる。次に、矢印ａ３で示すように、共通室４２３の搬送機構４２６により反応室４００ａに搬送し、反応室４００ａで、ドナーとなる不純物元素が添加された半導体膜を成膜する（Ｓ４６７）。ここでは、ドナーとなる不純物元素が添加された半導体膜として、シランと、水素と、フォスフィンを原料ガスとして用いて、リンが添加された微結晶シリコン膜を成膜する。
次に、ドナーとなる不純物元素が添加された半導体膜が成膜された基板を、矢印ａ２で示すように、共通室４２３の搬送機構４２６により待機室４０１に搬送し待機する（Ｓ４７０）。この後、反応室４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４６８）、反応室４００ａの残留不純物を除去した後、反応室４００ａの内壁に非晶質半導体膜をコーティングする（Ｓ４６９）。このクリーニング及びコーティングにより、反応室４００ａの内壁に成膜されたドナーとなる不純物元素が添加された半導体膜の成分（リン）や反応室を構成する金属が不純物として、後に形成する非晶質半導体膜に混入することを防ぐことが可能である。このため、非晶質半導体膜を高抵抗領域として機能させることができる。次に、矢印ａ３で示すように、共通室４２３の搬送機構４２６により反応室４００ａに搬送し、反応室４００ａで、第１のバッファ層として非晶質半導体膜を成膜する（Ｓ４７１）。ここでは、非晶質半導体膜として、シランと、水素を原料ガスとして用いて、アモルファスシリコン膜を成膜する。
次に、第１のバッファ層が成膜された基板を、矢印ａ４で示すように、共通室４２３の搬送機構４２６によりロード／アンロード室４２２のカセットに装填する。以上の工程により、ゲート電極が形成された基板上にゲート絶縁膜、ドナーとなる不純物元素が添加された半導体膜、及び第１のバッファ層を連続的に成膜することができる。次に、反応室４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４７２）、反応室４００ａの残留不純物を除去した後、反応室４００ａの内壁にゲート絶縁と同様の膜をコーティングする（Ｓ４７３）。次に、ロード／アンロード室４２２のカセットに装填された別の基板を、反応室４００ａに搬送して、ゲート絶縁膜の成膜（Ｓ４６３）から上記工程と同様にして、ゲート絶縁膜、ドナーとなる不純物元素が添加された半導体膜、及び第１のバッファ層を連続的に成膜する。
ロード／アンロード室４２２のカセットに装填された基板全てにゲート絶縁膜、ドナーとなる不純物元素が添加された半導体膜、及び第１のバッファ層を成膜したら、カセットをロード／アンロード室４２２から搬出して、次の工程に流す。
なお、ここでは、ゲート絶縁膜、ｎ−μｃ−Ｓｉ膜を成膜した基板を待機室４０１で待機させたが、ロード／アンロード室４２２で待機させてもよい。そうすることで、プラズマＣＶＤ装置の簡易化が可能であり、コスト削減が可能である。
また、ｎ−μｃ−Ｓｉ膜の成膜方法として、ここでは、Ｓ４６７で原料ガスにフォスフィンを用いたが、この代わりに、コーティングＳ４６６の後、反応室内にフォスフィンを流し、反応室内壁にリンを吸着させた後、待機室４０１に待機させた基板を反応室４００ａに搬入し、原料ガスを用いて、半導体膜を成膜すると、反応室内に吸着されたリンを取り込みながら成膜されるため、ドナーとなる不純物元素が添加された半導体膜を成膜することができる。
また、Ｓ４６３でゲート絶縁膜を成膜する際、原料ガスにフォスフィンを混合して、リンが添加されたゲート絶縁膜を成膜した後、Ｓ４６７で原料ガスを用いて半導体膜を堆積すると、ドナーとなる不純物元素が添加された半導体膜を成膜することができる。
次に、図３０（Ｃ）を用いて、島状に形成されたドナーとなる不純物元素が添加された半導体膜及び第１のバッファ層上に、第２のバッファ層及び一導電型を付与する不純物元素が添加された不純物半導体膜（ここでは、ｎ＋ａ−Ｓｉ膜と示す。）を連続的に成膜する工程について、示す。破線の矢印は基板の流れを示し、実線の矢印は成膜工程の流れを示す。
図３０（Ｃ）に示すように、反応室４００ａの内壁をフッ素ラジカル等でクリーニング（Ｓ４８１）して、反応室４００ａの残留不純物を除去する。次に、反応室４００ａの内壁に第２のバッファ層同様の膜をコーティングする（Ｓ４８２）。ここでは、アモルファスシリコン膜を成膜する。このコーティング工程により、反応室４００ａを構成する金属が不純物としてゲート絶縁膜に混入することを防ぐことができる。
次に、ロード／アンロード室４２２のカセットに装填される基板を、矢印ａ１で示すように、共通室４２３の搬送機構４２６により反応室４００ａに搬送する。次に、反応室４００ａで、基板上に第２のバッファ層、ここではアモルファスシリコン膜を成膜（Ｓ４８３）する。
次に、第２のバッファ層が成膜された基板上に、一導電型を付与する不純物元素が添加された不純物半導体膜（ここでは、ｎ＋ａ−Ｓｉ膜と示す。）を成膜（Ｓ４８４）する。ここでは、アモルファスシリコン膜とｎ＋ａ−Ｓｉ膜の主成分が等しいため、また、アモルファスシリコンには、ｎ＋ａ−Ｓｉ膜の汚染物質となるものが含まれていないため、ｎ＋ａ−Ｓｉ膜を成膜する前に、コーティング工程をしなくてもよい。
次に、ｎ＋ａ−Ｓｉ膜が成膜された基板を、矢印ａ４で示すように、共通室４２３の搬送機構４２６によりロード／アンロード室４２２のカセットに装填する。以上の工程により、島状のドナーとなる不純物元素が添加された半導体膜及び第１のバッファ層が形成された基板上に、第２のバッファ層及びｎ＋ａ−Ｓｉ膜を連続的に成膜することができる。次に、反応室４００ａの内壁をフッ素ラジカル等でクリーニングして（Ｓ４８５）、反応室４００ａの残留不純物を除去した後、反応室４００ａの内壁に第２のバッファ層と同様の膜をコーティングする（Ｓ４８６）。次に、ロード／アンロード室４２２のカセットに装填された別の基板を、反応室４００ａに搬送して、第２のバッファ層の成膜（Ｓ４８３）から上記工程と同様にして、第２のバッファ層及びｎ＋ａ−Ｓｉ膜を連続的に成膜する。
ロード／アンロード室４２２のカセットに装填された基板全てに第２のバッファ及びｎ＋ａ−Ｓｉ膜を成膜したら、カセットをロード／アンロード室４２２から搬出して、次の工程に流す。
以上の工程により、複数の膜を大気に開放せず、連続的に成膜することができる。また、汚染物質を混入させずに膜を成膜することができる。
（実施の形態１４）
本実施の形態では、表示装置の一形態として、上記実施の形態で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図３２乃至図３４を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図３２と図３３は、ＶＡ型液晶パネルの画素構造を示している。図３３は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図３２に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極６２４、６２６が有り、それぞれの画素電極６２４、６２６に平坦化膜６２２を介して薄膜トランジスタ６２８、６２９が接続されている。各薄膜トランジスタ６２８、６２９は、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極６２４、６２６に印加する信号を、独立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８により薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジスタ６２８及び薄膜トランジスタ６２９は上記実施の形態で示す方法を用いて作製することができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。また、画素電極６２４、６２６上に配向膜６４８が形成されている。
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。また、対向電極６４０上に配向膜６４６が形成される。図３４に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
ここでは、基板、着色膜、遮光膜、及び平坦化膜で、カラーフィルターを構成する。なお、遮光膜、平坦化膜の何れか一方、または両方は、基板上に形成されていなくともよい。
また、着色膜は、可視光の波長範囲のうち、任意の波長範囲の光の成分を優先的に透過させる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞれを優先的に透過させる着色膜を組み合わせて、カラーフィルターに用いることが多い。しかしながら、着色膜の組み合わせに関しては、これに限られない。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置を示したが、上記実施の形態を用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置を作製することができる。
（実施の形態１５）
本実施の形態では、表示装置の一形態として、上記実施の形態で示す薄膜トランジスタを有する発光装置について、以下に示す。ここでは、発光装置が有する画素の構成について説明する。図３５（Ａ）に、画素の上面図の一形態を示し、図３５（Ｂ）に図３５（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を有する表示装置を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として上記実施の形態を用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する駆動用の薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
図３５（Ａ）及び図３５（Ｂ）において、第１の薄膜トランジスタ７４ａは第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ７４ｂは発光素子９４への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
第１の薄膜トランジスタ７４ａのゲート電極５１ａは走査線に、ソースまたはドレインの一方は信号線として機能する配線７１ａ〜７１ｃに接続され、ソースまたはドレインの他方は第２の薄膜トランジスタ７４ｂのゲート電極５１ｂに接続される。第２の薄膜トランジスタ７４ｂのソースまたはドレインの一方は電源線９３ａ〜９３ｃに接続され、ソースまたはドレインの他方は表示装置の第１の電極７９に接続される。第２の薄膜トランジスタ７４ｂのゲート電極、ゲート絶縁膜、及び電源線９３ａで容量素子９６を構成し、第１の薄膜トランジスタ７４ａのソースまたはドレインの他方は容量素子９６に接続される。
なお、容量素子９６は、第１の薄膜トランジスタ７４ａがオフのときに第２の薄膜トランジスタ７４ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを上記実施の形態に示す薄膜トランジスタを用いて形成することができる。また、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂはここではｎチャネル型薄膜トランジスタで形成するが、第１の薄膜トランジスタ７４ａをｎチャネル型薄膜トランジスタで形成し、第２の薄膜トランジスタ７４ｂをｐチャネル型薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂをｐチャネル型の薄膜トランジスタで形成してもよい。
第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂ上に絶縁膜７６を形成し、絶縁膜７６上に平坦化膜７８を形成し、平坦化膜７８及び絶縁膜７６に形成されるコンタクトホールにおいて、配線９３ｆに接続する第１の電極７９が形成される。平坦化膜７８は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、第１の電極７９が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁９１を設ける。隔壁９１の開口部において第１の電極７９と接するように、ＥＬ層９２が形成され、ＥＬ層９２を覆うように第２の電極９３が形成され、第２の電極９３及び隔壁９１を覆うように絶縁膜９５が形成される。
ここでは、発光素子として上面射出構造の発光素子９４を示す。上面射出構造の発光素子９４は、第１の薄膜トランジスタ７４ａ、第２の薄膜トランジスタ７４ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、ＥＬ層９２の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり第２の電極９３及び第１の電極７９がショートし、表示欠陥となってしまう。このため、平坦化膜７８を設けることが好ましい。
第１の電極７９及び第２の電極９３でＥＬ層９２を挟んでいる領域が発光素子９４に相当する。図３５（Ｂ）に示した画素の場合、発光素子９４から発せられる光は、白抜きの矢印で示すように第２の電極９３側に射出する。
陰極として機能する第１の電極７９は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。ＥＬ層９２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極として機能する第１の電極７９に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必要はない。陽極として機能する第２の電極９３は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置を作製することができる。
（実施の形態１６）
次に、本発明の一形態である表示パネルの構成について、以下に示す。
図３６（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。さらに、信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、保護回路を設けてもよい。保護回路は、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３６（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。さらに、信号線駆動回路６０２３及びＦＰＣ６０２５の間、または信号線駆動回路６０２３及び画素部６０２２の間に、保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３６（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。さらに、信号線駆動回路６０３３及びＦＰＣ６０３５の間、または信号線駆動回路６０３３及び画素部６０３２の間に、保護回路を設けてもよい。
図３６に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３６に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお、信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
（実施の形態１７）
上記実施の形態により得られる表示装置等は、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに上記実施の形態を実施できる。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３７に示す。
図３７（Ａ）はテレビジョン装置である。表示パネルを、図３７（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図３７（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
図３８はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、上記実施の形態はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。
図３７（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話の量産性を高めることができる。
また、図３７（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、コントラスト等の画像品質を向上させたコンピュータの量産性を高めることができる。
図３７（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
図３９は上記実施の形態を適用したスマートフォン携帯電話の構成の一例であり、図３９（Ａ）が正面図、図３９（Ｂ）が背面図、図３９（Ｃ）が展開図である。スマートフォン携帯電話は、筐体１００１及び１００２二つの筐体で構成されている。スマートフォン携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
スマートフォン携帯電話は、筐体１００１及び１００２の二つの筐体で構成されている。筐体１００１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１００２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等を備えているなどにより構成されている。また、アンテナは筐体１００１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体１００１と筐体１００２（図３９（Ａ））は、スライドし図３９（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上に表面カメラ用レンズ１１０６を備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。
スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１００１と筐体１００２（図３９（Ａ））は、スライドし図３９（Ｃ）のように展開し、携帯情報端末としての使用できる場合は、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
筐体１００２の裏面（図３９（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタのエネルギーバンド図を示す図である。 本実施の形態に係る薄膜トランジスタを説明する断面図、及び等価回路図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する上面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本発明に適用可能な多階調マスクを説明する図である。 本実施の形態に係る示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する上面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。 本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。 本発明に適用可能なプラズマＣＶＤ装置の構成及び成膜手順を示す図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する断面図である。 本実施の形態に係る表示装置の作製方法を説明する上面図である。 本実施の形態に係る表示装置の作製方法を説明する上面図である。 本実施の形態に係る表示装置の作製方法を説明する上面図及び断面図である。 本実施の形態に係る表示装置を説明する斜視図である。 本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。 本実施の形態に係る表示装置を用いた電子機器を説明するブロック図である。 本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する上面図である。

Claims (14)

  1. ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、
    少なくとも前記半導体膜の側面を覆う膜と、
    前記半導体膜の側面を覆う膜上に形成される一対の配線とを有し、
    前記半導体膜は、ドナーとなる不純物元素が添加されることを特徴とする薄膜トランジスタ。
  2. 請求項１において、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜が前記半導体膜の側面を覆う膜に接して形成されることを特徴とする薄膜トランジスタ。
  3. 請求項１または２において、前記半導体膜の側面を覆う膜は、非晶質半導体膜または絶縁膜であることを特徴とする薄膜トランジスタ。
  4. ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、
    前記半導体膜の上面及び側面を被覆する非晶質半導体膜と、
    前記非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、
    を有し、
    前記半導体膜は、ドナーとなる不純物元素が添加されることを特徴とする薄膜トランジスタ。
  5. 請求項４において、
    前記半導体膜のソース領域及びドレイン領域側の端部は、
    前記非晶質半導体膜、前記不純物半導体膜と重なることを特徴とする薄膜トランジスタ。
  6. 請求項４または５において、
    前記非晶質半導体膜の端部は、前記ソース領域及びドレイン領域の外側に露出していることを特徴とする薄膜トランジスタ。
  7. 請求項１乃至６のいずれか一項において、
    前記半導体膜に重ねて非晶質半導体膜が設けられていることを特徴とする薄膜トランジスタ。
  8. ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、
    前記半導体膜上に形成される非晶質半導体膜と、
    前記非晶質半導体膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、
    前記半導体膜、前記非晶質半導体膜、及び前記不純物半導体膜の側面を覆う絶縁膜と、
    前記絶縁膜上に形成され、且つ前記不純物半導体膜に接する一対の配線と、
    を有し、
    前記半導体膜は、ドナーとなる不純物元素が添加されることを特徴とする薄膜トランジスタ。
  9. ゲート電極上に、ゲート絶縁膜を介して該ゲート電極の端部に至らない内側領域に設けられた半導体膜と、
    前記半導体膜上に形成される非晶質半導体膜と、
    前記半導体膜及び前記非晶質半導体膜の側面を覆う絶縁膜と、
    前記絶縁膜上に、ソース領域及びドレイン領域をそれぞれ形成する一導電型を付与する不純物元素が添加された不純物半導体膜と、
    を有し、
    前記半導体膜は、ドナーとなる不純物元素が添加されることを特徴とする薄膜トランジスタ。
  10. 請求項８または９において、
    前記半導体膜のソース領域及びドレイン領域側の端部は、前記絶縁膜と重なることを特徴とする薄膜トランジスタ。
  11. 請求項１乃至１０のいずれか一項において、
    前記半導体膜は、アモルファスシリコン膜、アモルファスシリコンゲルマニウム膜、アモルファスゲルマニウム膜、微結晶シリコン膜、微結晶ゲルマニウム膜、微結晶シリコンゲルマニウム膜、多結晶シリコン膜、多結晶シリコンゲルマニウム膜、または多結晶ゲルマニウム膜であることを特徴とする薄膜トランジスタ。
  12. 請求項１乃至１１のいずれか一項において、
    前記半導体膜は、ドナーとなる不純物元素が添加された結晶粒と、前記結晶粒を覆うゲルマニウムが添加された半導体膜であることを特徴とする薄膜トランジスタ。
  13. 請求項１乃至１２のいずれか一項において、ドナーとなる不純物元素は、リン、砒素、またはアンチモンであることを特徴とする薄膜トランジスタ。
  14. 請求項１乃至１３のいずれかの薄膜トランジスタを有することを特徴とする表示装置。
JP2008307051A 2007-12-03 2008-12-02 薄膜トランジスタ、及び表示装置 Expired - Fee Related JP5498689B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008307051A JP5498689B2 (ja) 2007-12-03 2008-12-02 薄膜トランジスタ、及び表示装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2007312933 2007-12-03
JP2007312933 2007-12-03
JP2007339412 2007-12-28
JP2007339412 2007-12-28
JP2008307051A JP5498689B2 (ja) 2007-12-03 2008-12-02 薄膜トランジスタ、及び表示装置

Publications (3)

Publication Number Publication Date
JP2009177138A true JP2009177138A (ja) 2009-08-06
JP2009177138A5 JP2009177138A5 (ja) 2011-12-22
JP5498689B2 JP5498689B2 (ja) 2014-05-21

Family

ID=40674799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008307051A Expired - Fee Related JP5498689B2 (ja) 2007-12-03 2008-12-02 薄膜トランジスタ、及び表示装置

Country Status (5)

Country Link
US (2) US7994502B2 (ja)
JP (1) JP5498689B2 (ja)
KR (1) KR20090057933A (ja)
CN (1) CN101527320B (ja)
TW (1) TWI481029B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923725B2 (en) 2008-05-28 2011-04-12 Mitsubishi Electric Corporation Semiconductor device and a method of manufacturing the same
WO2012172617A1 (ja) * 2011-06-17 2012-12-20 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2013021316A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015034979A (ja) * 2013-07-12 2015-02-19 株式会社半導体エネルギー研究所 表示装置および表示装置の作製方法
JPWO2012172617A1 (ja) * 2011-06-17 2015-02-23 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5311957B2 (ja) * 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101479140B1 (ko) * 2008-03-13 2015-01-08 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP5590285B2 (ja) * 2009-03-06 2014-09-17 ソニー株式会社 表示装置
JP5470519B2 (ja) * 2009-07-24 2014-04-16 株式会社ブイ・テクノロジー 薄膜トランジスタ、その製造方法及び液晶表示装置
KR101627726B1 (ko) * 2009-08-14 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
IN2012DN01823A (ja) * 2009-10-16 2015-06-05 Semiconductor Energy Lab
KR20120091243A (ko) * 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101802406B1 (ko) * 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
JP5785770B2 (ja) * 2010-05-14 2015-09-30 株式会社半導体エネルギー研究所 微結晶半導体膜の作製方法、及び半導体装置の作製方法
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
JP5806043B2 (ja) * 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
CN102254938B (zh) * 2010-10-21 2013-07-31 友达光电股份有限公司 薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
KR101947808B1 (ko) * 2012-02-29 2019-04-25 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
CN103489918A (zh) * 2012-06-08 2014-01-01 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板及其制造方法
TWI550112B (zh) * 2015-04-10 2016-09-21 欣欣天然氣股份有限公司 光電轉換元件的基板的製造方法
CN105355593B (zh) * 2015-12-07 2018-07-10 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
CN105826398A (zh) * 2016-06-15 2016-08-03 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及制作方法
CN107591415B (zh) * 2017-08-29 2021-08-06 惠科股份有限公司 一种阵列基板及其制造方法
JP2019054143A (ja) * 2017-09-15 2019-04-04 株式会社東芝 接続構造およびその製造方法ならびにセンサ
CN113193049B (zh) * 2021-04-29 2024-04-26 Tcl华星光电技术有限公司 一种半导体器件及其制作方法、显示面板

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63258072A (ja) * 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JPS6456462U (ja) * 1987-09-30 1989-04-07
JPH0217647A (ja) * 1988-07-06 1990-01-22 Toppan Printing Co Ltd 薄膜トランジスタおよびその製造方法
JPH05190857A (ja) * 1992-01-10 1993-07-30 Toshiba Corp 薄膜トランジスタ
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH0677483A (ja) * 1992-04-27 1994-03-18 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0855993A (ja) * 1994-08-12 1996-02-27 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH10270701A (ja) * 1997-03-27 1998-10-09 Advanced Display:Kk 薄膜トランジスタおよびその製法
JPH11121761A (ja) * 1997-06-30 1999-04-30 Hyundai Electron Ind Co Ltd 薄膜トランジスタ
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
JP2000232227A (ja) * 1999-02-08 2000-08-22 Ind Technol Res Inst 薄膜トランジスタの製造方法
JP2008070876A (ja) * 2006-09-11 2008-03-27 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS60160170A (ja) 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6267872A (ja) 1985-09-20 1987-03-27 Toshiba Corp 非晶質シリコン薄膜トランジスタ
JPH0747876Y2 (ja) 1988-10-19 1995-11-01 富士ゼロックス株式会社 薄膜トラジスタ
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
DE69125886T2 (de) 1990-05-29 1997-11-20 Semiconductor Energy Lab Dünnfilmtransistoren
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
US5521108A (en) * 1993-09-15 1996-05-28 Lsi Logic Corporation Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure
US5793072A (en) * 1996-02-28 1998-08-11 International Business Machines Corporation Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6703265B2 (en) * 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3716755B2 (ja) * 2001-04-05 2005-11-16 株式会社日立製作所 アクティブマトリクス型表示装置
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
US7205171B2 (en) 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
TWI243484B (en) * 2004-12-10 2005-11-11 Au Optronics Corp Thin film transistor and method of making the same
CN100489631C (zh) * 2006-05-23 2009-05-20 北京京东方光电科技有限公司 一种tft lcd阵列基板结构及其制造方法
US7952099B2 (en) 2006-04-21 2011-05-31 Beijing Boe Optoelectronics Technology Co., Ltd. Thin film transistor liquid crystal display array substrate
JP4200458B2 (ja) * 2006-05-10 2008-12-24 ソニー株式会社 薄膜トランジスタの製造方法
CN100454558C (zh) * 2006-09-11 2009-01-21 北京京东方光电科技有限公司 一种tft矩阵结构及其制造方法
CN100454559C (zh) * 2006-09-11 2009-01-21 北京京东方光电科技有限公司 一种tft矩阵结构及其制造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63258072A (ja) * 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JPS6456462U (ja) * 1987-09-30 1989-04-07
JPH0217647A (ja) * 1988-07-06 1990-01-22 Toppan Printing Co Ltd 薄膜トランジスタおよびその製造方法
JPH05190857A (ja) * 1992-01-10 1993-07-30 Toshiba Corp 薄膜トランジスタ
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH0677483A (ja) * 1992-04-27 1994-03-18 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0855993A (ja) * 1994-08-12 1996-02-27 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH10270701A (ja) * 1997-03-27 1998-10-09 Advanced Display:Kk 薄膜トランジスタおよびその製法
JPH11121761A (ja) * 1997-06-30 1999-04-30 Hyundai Electron Ind Co Ltd 薄膜トランジスタ
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
JP2000232227A (ja) * 1999-02-08 2000-08-22 Ind Technol Res Inst 薄膜トランジスタの製造方法
JP2008070876A (ja) * 2006-09-11 2008-03-27 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923725B2 (en) 2008-05-28 2011-04-12 Mitsubishi Electric Corporation Semiconductor device and a method of manufacturing the same
WO2012172617A1 (ja) * 2011-06-17 2012-12-20 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2013021316A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置
US8766260B2 (en) 2011-06-17 2014-07-01 Panasonic Corporation Thin-film transistor and method for manufacturing thin-film transistor
JPWO2012172617A1 (ja) * 2011-06-17 2015-02-23 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2015034979A (ja) * 2013-07-12 2015-02-19 株式会社半導体エネルギー研究所 表示装置および表示装置の作製方法
US10199393B2 (en) 2013-07-12 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US10593703B2 (en) 2013-07-12 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US10998341B2 (en) 2013-07-12 2021-05-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US11502109B2 (en) 2013-07-12 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device

Also Published As

Publication number Publication date
TW200941723A (en) 2009-10-01
KR20090057933A (ko) 2009-06-08
TWI481029B (zh) 2015-04-11
CN101527320A (zh) 2009-09-09
CN101527320B (zh) 2013-03-27
US8558236B2 (en) 2013-10-15
US7994502B2 (en) 2011-08-09
US20110284856A1 (en) 2011-11-24
JP5498689B2 (ja) 2014-05-21
US20090140250A1 (en) 2009-06-04

Similar Documents

Publication Publication Date Title
JP5498689B2 (ja) 薄膜トランジスタ、及び表示装置
JP6585201B2 (ja) 半導体装置
JP5527966B2 (ja) 薄膜トランジスタ
JP5101471B2 (ja) 微結晶半導体膜及び薄膜トランジスタの作製方法
JP5395415B2 (ja) 薄膜トランジスタの作製方法
JP5311955B2 (ja) 表示装置の作製方法
JP5395414B2 (ja) 薄膜トランジスタの作製方法
JP5311957B2 (ja) 表示装置及びその作製方法
JP5314870B2 (ja) 薄膜トランジスタの作製方法
JP2009231823A (ja) 薄膜トランジスタ及び表示装置
JP2009231822A (ja) 薄膜トランジスタ及び表示装置
JP2009065032A (ja) 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111104

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140310

R150 Certificate of patent or registration of utility model

Ref document number: 5498689

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees