CN105826398A - 一种薄膜晶体管、阵列基板及制作方法 - Google Patents
一种薄膜晶体管、阵列基板及制作方法 Download PDFInfo
- Publication number
- CN105826398A CN105826398A CN201610424194.7A CN201610424194A CN105826398A CN 105826398 A CN105826398 A CN 105826398A CN 201610424194 A CN201610424194 A CN 201610424194A CN 105826398 A CN105826398 A CN 105826398A
- Authority
- CN
- China
- Prior art keywords
- crystalline silicon
- polysilicon graphics
- polysilicon
- photoresist
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 109
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims description 101
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 66
- 229920002120 photoresistant polymer Polymers 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 36
- 238000009413 insulation Methods 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 230000000717 retained effect Effects 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000011161 development Methods 0.000 claims description 4
- 230000008901 benefit Effects 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 4
- 238000013461 design Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 7
- 230000006872 improvement Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- -1 wherein Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
Abstract
本发明提供一种薄膜晶体管、阵列基板及制作方法。其中，薄膜晶体管包括栅极和半导体层；所述半导体层包括：非晶硅图形和多晶硅图形；所述非晶硅图形的一部分嵌入但不贯通所述多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。本发明的非晶硅图形一部分内嵌式在多晶硅图形，相比于现有的多晶硅/非晶硅的双层结构，可以继承非晶硅图形与多晶硅图形各自的优点，但缺点不再彼此作用。此外，非晶硅图形内嵌式在多晶硅图形的结构设计，可以降低非晶硅图形与多晶硅图形的接触面积，从而减少界面态缺陷。
Description
技术领域
本发明涉及显示技术领域，特别是一种薄膜晶体管、阵列基板及制作方法。
背景技术
随着液晶显示技术的发展，对薄膜晶体管的半导体层的电子迁移率要求越来越高，传统的只由非晶硅材料制成的半导体层，在电子迁移率上已不能满足性能需求(半导体层的电子迁移率偏低会导致薄膜晶体管的开态电流Ioff也随之偏低)。而目前的解决方法是，使用多晶硅/非晶硅的双层结构的作为半导体层，其中，多晶硅层在开态下具有足够高的电子迁移率，以弥补非晶硅层的不足。
但是多晶硅层会增大薄膜晶体管的漏电流，导致了薄膜晶体管的关态电流Ioff也会随之变高。现有技术的双层结构会将非晶硅层的低电子迁移率以及多晶硅层的高漏电流的问题彼此作用，使得薄膜晶体管不一定能够在提升Ion开态电流的同时，降低Ioff关态电流。
发明内容
本发明的目的是提升薄膜晶体管的开态电流Ion，同时又能降低薄膜晶体管的关态电流Ioff。
为解决上述技术问题，本发明的实施例提供一种薄膜晶体管，包括栅极和半导体层，其中所述半导体层包括：
非晶硅图形和多晶硅图形；
所述非晶硅图形的一部分嵌入但不贯通所述多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。
可选地，所述非晶硅图形为多个，每一非晶硅图形的一部分嵌入但不贯通所述多晶硅图形，且位于所述多晶硅图形远离与所述栅极的一侧。
可选地，所述多晶硅图形为p-Si材料，所述非晶硅图形为a-Si材料。
可选地，所述薄膜晶体管还包括：
源极、漏极、第一欧姆接触图形和第二欧姆接触图形；
其中，所述源极通过所述第一欧姆接触图形与所述半导体层接触，所述漏极通过所述第二欧姆接触图形与所述半导体层接触。
此外，本发明还提供一种阵列基板，包括上述薄膜晶体管。
另一方面，本发明还提供一种薄膜晶体管的制作方法，包括形成栅极和半导体层，其中形成所述半导体层包括：
形成非晶硅图形和多晶硅图形，所述非晶硅图形的一部分嵌入所述多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。
可选地，所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成具有凹槽结构的多晶硅图形，所述凹槽结构的深度小于所述多晶硅图形的厚度；
在形成有所述多晶硅图形的衬底基板上，形成非晶硅图形，所述非晶硅图形的一部分填充所述多晶硅图形上的凹槽结构。
可选地，所述形成具有凹槽结构的多晶硅图形包括：
在形成有所述栅极和栅绝缘层的衬底基板上依次沉积多晶硅层和金属层；
在所述金属层上涂覆光刻胶，利用掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留区域、光刻胶部分保留区域和光刻胶未保留区域，所述光刻胶完全保留区域对应源极和漏极的图形，光刻胶部分保留区域对应源极和漏极之间的区域；
对光刻胶未保留区域的金属层和多晶硅层进行刻蚀；
对光刻胶部分保留区域的光刻胶进行灰化，对光刻胶部分保留区域的金属层进行刻蚀形成源极和漏极。
可选地，在沉积所述金属层前，在形成有所述多晶硅图形的衬底基板上，沉积欧姆接触层；
其中，对光刻胶未保留区域的金属层和多晶硅层进行刻蚀的过程中，以及对光刻胶部分保留区域的金属层进行刻蚀的过程中，还刻蚀所述欧姆接触层；所述光刻胶完全保留区域对应第一欧姆接触图形以及第二欧姆接触图形；所述源极通过所述第一欧姆接触图形与所述多晶硅图形接触，所述漏极通过所述第二欧姆接触图形与所述多晶硅图形接触。
可选地，所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成第一多晶硅图形；
在形成有所述第一多晶硅图形的衬底基板上，形成非晶硅图形；
对所述非晶硅图形内的部分区域进行晶化处理，使该部分区域对应的非晶硅图形转换为第二多晶硅图形。
可选地，所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成非晶硅图形；
对所述非晶硅图形内的部分区域进行晶化处理，得到多晶硅图形。
可选地，所述制作方法具体包括：
在衬底基板上形成非晶硅图形；
在形成有所述非晶硅图形的衬底基板上，形成多晶硅图形，其中所述多晶硅图形覆盖所述非晶硅图形；
在形成有所述多晶硅图形的衬底基板上，依次形成栅绝缘层和栅极。
本发明的上述技术方案的有益效果如下：
本发明的非晶硅图形一部分内嵌式在多晶硅图形，相比于现有的多晶硅/非晶硅的双层结构，可以继承非晶硅图形与多晶硅图形各自的优点，但缺点不再彼此作用。此外，非晶硅图形内嵌式在多晶硅图形的结构设计，可以降低非晶硅图形与多晶硅图形的接触面积，从而减少界面态缺陷。
附图说明
图1为本发明的薄膜晶体管的结构示意图；
图2为本发明的阵列基板的结构示意图；
图3A-图3C为本发明的制作方法中实现方式一的流程意图；其中，图3B1-图3B4是图3B的具体实现流程图；
图4A-图4E为本发明的制作方法中实现方式二的流程意图；
图5A-图5C为本发明的制作方法中实现方式三的流程意图；
图6A-图6D为本发明的制作方法中实现方式四的流程意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
针对现有技术存在的技术问题，本发明提供一种解决方案。
一方面，本发明的实施例提供一种薄膜晶体管，包括栅极和半导体层。
其中，如图1所示，半导体层包括：多晶硅图形12和非晶硅图形13，非晶硅图形13的至少一部分嵌入但不贯通多晶硅图形12中，且位于多晶硅图形12远离栅极G的一侧。作为示例性介绍，在实际应用中，本实施例的多晶硅图形可以是p-Si材料，而非晶硅图形可以是a-Si材料。作为优选方案，本实施例的非晶硅图形13与多晶硅图形12可以构成同一平面，保证图层结构的平整性，但非晶硅图形13不能多晶硅图形12完全包含。
当然需要给予说明的是，图1仅是以底栅型的薄膜晶体管结构进行示例性介绍。作为其他可行方案，本实施例的薄膜晶体管也可以是顶栅结构，但非晶硅图形同样位于多晶硅图形远离栅极的一侧。由于原理相同，不在本实施例中举例赘述。此外，本实施例的非晶硅图形可以为多个，每一非晶硅图形的一部分嵌入但不贯通多晶硅图形，且位于该多晶硅图形远离栅极的一侧。
在本实施例中，当薄膜晶体管处于开态时，栅极施加正电压，电子被吸引到沟道下部多晶硅图形上，沟道两端及下部多晶硅图形以提供高电子迁移率，从而提升开态电流Ion。当薄膜晶体管处于关态时，栅极施加负电压，载流子集中在非晶硅图形上，通过沟道中央上部非晶硅图形以降低关态电流Ioff，相比于现有的多晶硅/非晶硅的双层结构，本实施例的内嵌式结构设计继承了非晶硅图形与多晶硅图形各自的优点，但缺点不再彼此作用。此外，由于非晶硅图形与多晶硅图形的接触面积得到了降低，因此减少界面态缺陷。
具体地，参考图1，本实施例的薄膜晶体管还进一步包括有：
源极S、漏极D、第一欧姆接触图形14和第二欧姆接触图形15；
其中，源极S通过第一欧姆接触图形14与半导体层接触(第一欧姆接触图形14可以只接触多晶硅图形12，或者同时接触多晶硅图形12和非晶硅图形13)，漏极D通过第二欧姆接触图形15与半导体层接触(第二欧姆接触图形15同样可以只接触多晶硅图形12，或者同时接触多晶硅图形12和非晶硅图形13)。这里需要给予说明的是，本实施例的第一欧姆接触图形14与第二欧姆接触图形15可以是由一个欧姆接触层刻蚀得到的。
以上是本实施例薄膜晶体管的介绍，需要指出的是，本发明仅涉及对半导体层的改进，其他薄膜晶体管的图形均为现有技术，并不能够限定本发明的保护范围。
另一方面，本发明的另一实施例还提供一种包括有上述薄膜晶体管的阵列基板。参考图2所示的结构，本实施例的阵列基板在图1基础之上，还进一步包括用于与漏极D连接的像素电极21。基于本发明的薄膜晶体管的设计，本实施例的阵列基板能够保证显示画面的稳定显示。
对应地，本发明还提供一种针对上述薄膜晶体管的制作方法，包括形成栅极和半导体层的步骤。形成的所述半导体层的步骤包括：
形成非晶硅图形和多晶硅图形。其中，非晶硅图形的一部分嵌入但不贯通多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。
显然，本实施例的制作方法与本发明的薄膜晶体管相对应，因此均能够实现相同的技术效果。
下面结合几个实现方式对本实施例的制作方法进行详细介绍。
实现方式一
本实现方式一以制作底栅型的薄膜晶体管为例，制作流程包括如下步骤：
步骤S31，如图3A所示，在衬底基板31上依次形成栅极G和栅绝缘层32；
步骤S32，如图3B所示，在形成有栅极G和栅绝缘层32的衬底基板31上，形成具有凹槽结构的多晶硅图形33，其中凹槽结构(即图3B中椭圆形虚线区域)的凹陷的深度小于多晶硅图形33的厚度；
步骤S33，如图3C所示，在形成有多晶硅图形33的衬底基板上31，形成非晶硅图形34，非晶硅图形34的一部分填充多晶硅图形33上的凹槽结构。
当然，在实际应用中，多晶硅图形33上的凹槽结构需要使用掩膜板，通过构图工艺刻蚀而成。为不增加制作成本，在具体制作步骤中，本实现方式一可以复用现有的其他图形的掩膜板来对多晶硅图形33进行刻蚀。
其中，即上述步骤32详细过程包括：
步骤321，参考图3B1，在形成有栅极G和栅绝缘层32的衬底基板上31依次沉积多晶硅层A、欧姆接触层B和金属层C；
步骤S322，参考图3B2，在金属层C上涂覆光刻胶，利用掩膜板对光刻胶进行曝光，显影后形成光刻胶完全保留区域D1、光刻胶部分保留区域D2和光刻胶未保留区域(即D1和D2未能覆盖的区域)，其中光刻胶完全保留区域D1下方的金属层C在后续刻蚀过程中分别作为源极和漏极的图形，光刻胶完全保留区域D1下方的欧姆接触层B，在后续刻蚀过程中分别作为第一欧姆接触图形、第二欧姆接触图形，光刻胶部分保留区域D2对应源极和漏极之间的区域；
步骤S323，参考图3B3，对光刻胶未保留区域的金属层C、欧姆接触层B以及多晶硅层A进行刻蚀，本步骤使得多晶硅层A上形成凹槽结构。
步骤S324，参考图3B4，对光刻胶部分保留区域D2的光刻胶进行灰化，对光刻胶部分保留区域D2的金属层C和欧姆接触层B进行刻蚀，使该金属层C形成源极S和漏极D；并使欧姆接触层B形成第一欧姆接触图形33和第二第一欧姆接触图形34。在本步骤完成后，可剥离剩下的光刻胶。
实现方式二
本实现方式二同样以制作底栅型的薄膜晶体管为例，制作流程包括如下步骤：
步骤S41，如图4A所示，在衬底基板41上依次形成栅极G和栅绝缘层42；
步骤S42，如图4B所示，在形成有栅极G和栅绝缘层42的衬底基板41上，形成第一多晶硅图形43；
步骤S43，如图4C所示，在形成有第一多晶硅图形43的衬底基板上，形成非晶硅图形44；
步骤S44，如图4D所示，对非晶硅图形44内的部分区域进行晶化处理，使该部分区域对应的非晶硅图形转换为第二多晶硅图形43＇；
在步骤S44完成之后，如图4E所示，依次形成源极S、漏极D、第一欧姆接触图形45以及第二欧姆接触图形46。
通过对比实现方式一和实现方式二可以知道，实现方式二不需要再使用构图工艺对半导体层进行刻蚀。
实现方式三
本实现方式三同样以制作底栅型的薄膜晶体管为例，制作流程包括如下步骤：
步骤S51，如图5A所示，在衬底基板51上依次形成栅极G和栅绝缘层52；
步骤S52，如图5B所示，在形成有栅极G和栅绝缘层52的衬底基板51上，形成非晶硅图形53；
步骤S53，如图5C所示，对非晶硅图形53内的部分区域进行晶化处理，得到多晶硅图形54。
在步骤S53完成之后，依次形成源极、漏极、第一欧姆接触图形以及第二欧姆接触图形，由于本实现方式三未涉及到上述图形制作工艺的改动，因此不在进行赘述。
相比于实现方式二，实现方式三的制作工艺更为简单，通过晶化处理，直接在一层非晶硅图形上形成多晶硅图形。
实现方式四
不同于上述本实现方式一至实现方式三，本实现方式四以制作顶栅型的薄膜晶体管为例，制作流程包括如下步骤：
步骤S61，如图6A所示，在衬底基板61上形成非晶硅图形62；
步骤S62，如图6B所示，在形成有非晶硅图形62的衬底基板上61，形成多晶硅图形63，其中该多晶硅图形63覆盖非晶硅图形62；
步骤S63，如图6C所示，在形成有多晶硅图形63的衬底基板61上，依次形成栅绝缘层64和栅极G。
当然，参考图6D，在实际应用中，本实现方式四在步骤S62执行完成后，还包括制作源极S、漏极D、第一欧姆接触图形65和第二欧姆接触图形66的步骤，由于本发明并没有对上述这些功能图形进行改进，因此不在举例赘述。
作为优选方案，在本实现方式四中，非晶硅图形62和栅极G可共用同一个掩膜板制作，从而降低了薄膜晶体管的制作成本。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种薄膜晶体管，包括栅极和半导体层，其特征在于，所述半导体层包括：
非晶硅图形和多晶硅图形；
所述非晶硅图形的一部分嵌入但不贯通所述多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
所述非晶硅图形为多个，每一非晶硅图形的一部分嵌入但不贯通所述多晶硅图形，且位于所述多晶硅图形远离与所述栅极的一侧。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述多晶硅图形为p-Si材料，所述非晶硅图形为a-Si材料。
4.根据权利要求1所述的薄膜晶体管，其特征在于，还包括：
源极、漏极、第一欧姆接触图形和第二欧姆接触图形；
其中，所述源极通过所述第一欧姆接触图形与所述半导体层接触，所述漏极通过所述第二欧姆接触图形与所述半导体层接触。
5.一种阵列基板，其特征在于，包括如权利要求1-3中任一项所述的薄膜晶体管。
6.一种薄膜晶体管的制作方法，包括形成栅极和半导体层，其特征在于，形成所述半导体层包括：
形成非晶硅图形和多晶硅图形，所述非晶硅图形的一部分嵌入所述多晶硅图形，且位于所述多晶硅图形远离所述栅极的一侧。
7.根据权利要求6所述的薄膜晶体管的制作方法，其特征在于，所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成具有凹槽结构的多晶硅图形，所述凹槽结构的深度小于所述多晶硅图形的厚度；
在形成有所述多晶硅图形的衬底基板上，形成非晶硅图形，所述非晶硅图形的一部分填充所述多晶硅图形上的凹槽结构。
8.根据权利要求7所述的制作方法，其特征在于，所述形成具有凹槽结构的多晶硅图形包括：
在形成有所述栅极和栅绝缘层的衬底基板上依次沉积多晶硅层和金属层；
在所述金属层上涂覆光刻胶，利用掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留区域、光刻胶部分保留区域和光刻胶未保留区域，所述光刻胶完全保留区域对应源极和漏极的图形，光刻胶部分保留区域对应源极和漏极之间的区域；
对光刻胶未保留区域的金属层和多晶硅层进行刻蚀；
对光刻胶部分保留区域的光刻胶进行灰化，对光刻胶部分保留区域的金属层进行刻蚀形成源极和漏极。
9.根据权利要求8所述的制作方法，其特征在于，
在沉积所述金属层前，在形成有所述多晶硅图形的衬底基板上，沉积欧姆接触层；
其中，对光刻胶未保留区域的金属层和多晶硅层进行刻蚀的过程中，以及对光刻胶部分保留区域的金属层进行刻蚀的过程中，还刻蚀所述欧姆接触层；所述光刻胶完全保留区域对应第一欧姆接触图形以及第二欧姆接触图形；所述源极通过所述第一欧姆接触图形与所述多晶硅图形接触，所述漏极通过所述第二欧姆接触图形与所述多晶硅图形接触。
10.根据权利要求7所述的制作方法，其特征在于，
所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成第一多晶硅图形；
在形成有所述第一多晶硅图形的衬底基板上，形成非晶硅图形；
对所述非晶硅图形内的部分区域进行晶化处理，使该部分区域对应的非晶硅图形转换为第二多晶硅图形。
11.根据权利要求7所述的制作方法，其特征在于，
所述制作方法具体包括：
在衬底基板上依次形成栅极和栅绝缘层；
在形成有所述栅极和栅绝缘层的衬底基板上，形成非晶硅图形；
对所述非晶硅图形内的部分区域进行晶化处理，得到多晶硅图形。
12.根据权利要求7所述的制作方法，其特征在于，
所述制作方法具体包括：
在衬底基板上形成非晶硅图形；
在形成有所述非晶硅图形的衬底基板上，形成多晶硅图形，其中所述多晶硅图形覆盖所述非晶硅图形；
在形成有所述多晶硅图形的衬底基板上，依次形成栅绝缘层和栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610424194.7A CN105826398A (zh) | 2016-06-15 | 2016-06-15 | 一种薄膜晶体管、阵列基板及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610424194.7A CN105826398A (zh) | 2016-06-15 | 2016-06-15 | 一种薄膜晶体管、阵列基板及制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105826398A true CN105826398A (zh) | 2016-08-03 |
Family
ID=56532338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610424194.7A Pending CN105826398A (zh) | 2016-06-15 | 2016-06-15 | 一种薄膜晶体管、阵列基板及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105826398A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870203A (zh) * | 2016-06-24 | 2016-08-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN107330200A (zh) * | 2017-07-03 | 2017-11-07 | 京东方科技集团股份有限公司 | 薄膜晶体管的耐受静电电压的确定方法及设备 |
| CN109301023A (zh) * | 2018-09-30 | 2019-02-01 | 京东方科技集团股份有限公司 | 光电二极管及其制备方法、平板探测器 |
| CN111162129A (zh) * | 2020-01-21 | 2020-05-15 | 京东方科技集团股份有限公司 | 晶体管及其制备方法、显示基板和显示装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101527320A (zh) * | 2007-12-03 | 2009-09-09 | 株式会社半导体能源研究所 | 半导体装置 |
| US20110108841A1 (en) * | 2008-06-27 | 2011-05-12 | Junichi Hanna | Semiconductor device, manufacturing method thereof, and display apparatus using the semiconductor device |
| CN102077331A (zh) * | 2008-06-27 | 2011-05-25 | 株式会社半导体能源研究所 | 薄膜晶体管 |
| US20110175091A1 (en) * | 2007-08-07 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| CN103038887A (zh) * | 2011-08-09 | 2013-04-10 | 松下电器产业株式会社 | 薄膜半导体器件及薄膜半导体器件的制造方法 |
| CN105390551A (zh) * | 2015-10-28 | 2016-03-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
-
2016
- 2016-06-15 CN CN201610424194.7A patent/CN105826398A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110175091A1 (en) * | 2007-08-07 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| CN101527320A (zh) * | 2007-12-03 | 2009-09-09 | 株式会社半导体能源研究所 | 半导体装置 |
| US20110108841A1 (en) * | 2008-06-27 | 2011-05-12 | Junichi Hanna | Semiconductor device, manufacturing method thereof, and display apparatus using the semiconductor device |
| CN102077331A (zh) * | 2008-06-27 | 2011-05-25 | 株式会社半导体能源研究所 | 薄膜晶体管 |
| CN103038887A (zh) * | 2011-08-09 | 2013-04-10 | 松下电器产业株式会社 | 薄膜半导体器件及薄膜半导体器件的制造方法 |
| CN105390551A (zh) * | 2015-10-28 | 2016-03-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870203A (zh) * | 2016-06-24 | 2016-08-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN107330200A (zh) * | 2017-07-03 | 2017-11-07 | 京东方科技集团股份有限公司 | 薄膜晶体管的耐受静电电压的确定方法及设备 |
| CN107330200B (zh) * | 2017-07-03 | 2020-12-08 | 京东方科技集团股份有限公司 | 薄膜晶体管的耐受静电电压的确定方法及设备 |
| CN109301023A (zh) * | 2018-09-30 | 2019-02-01 | 京东方科技集团股份有限公司 | 光电二极管及其制备方法、平板探测器 |
| CN109301023B (zh) * | 2018-09-30 | 2021-01-22 | 京东方科技集团股份有限公司 | 光电二极管及其制备方法、平板探测器 |
| CN111162129A (zh) * | 2020-01-21 | 2020-05-15 | 京东方科技集团股份有限公司 | 晶体管及其制备方法、显示基板和显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10205027B2 (en) | Coplanar double gate electrode oxide thin film transistor and manufacture method thereof | |
| CN105702744B (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN104681631B (zh) | 薄膜晶体管及其制作方法、阵列基板及显示装置 | |
| US9935177B2 (en) | Manufacturing methods of thin film transistor having an ohmic contact region and array substrate including the same | |
| CN105826398A (zh) | 一种薄膜晶体管、阵列基板及制作方法 | |
| CN108695394A (zh) | 薄膜晶体管、其制备方法、阵列基板及显示装置 | |
| TW200425509A (en) | Stop structure of trench type DMOS device and its formation method | |
| TW200616231A (en) | Thin film transistor array panel and manufacturing method thereof | |
| US20160172389A1 (en) | Thin film transistor and manufacturing method thereof | |
| CN108417580B (zh) | 阵列基板及其制作方法和显示面板 | |
| CN103715096A (zh) | 薄膜晶体管及其制作方法、阵列基板及其制作方法 | |
| CN105140293B (zh) | 薄膜晶体管、goa栅极驱动电路、阵列基板和显示装置 | |
| CN103715270B (zh) | 薄膜晶体管及其制备方法、显示器件 | |
| CN106098699A (zh) | 一种阵列基板、其制作方法、显示面板及其制作方法 | |
| CN102842587A (zh) | 阵列基板及其制作方法、显示装置 | |
| WO2014117443A1 (zh) | 氧化物薄膜晶体管阵列基板及其制作方法、显示面板 | |
| CN107275340A (zh) | 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 | |
| CN106972034B (zh) | 一种薄膜晶体管及其制作方法、阵列基板 | |
| US10134765B2 (en) | Oxide semiconductor TFT array substrate and method for manufacturing the same | |
| CN106449521B (zh) | 显示基板及其制备方法、显示装置 | |
| CN105720012A (zh) | 双栅极tft阵列基板及制作方法 | |
| CN103235456B (zh) | 阵列基板及其制造方法和显示装置 | |
| CN108122759B (zh) | 薄膜晶体管及其制作方法、阵列基板及显示装置 | |
| CN105629598A (zh) | Ffs模式的阵列基板及制作方法 | |
| CN104617049A (zh) | 一种阵列基板及其制作方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160803 |