CN107275340A - 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 - Google Patents
薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 Download PDFInfo
- Publication number
- CN107275340A CN107275340A CN201710373989.4A CN201710373989A CN107275340A CN 107275340 A CN107275340 A CN 107275340A CN 201710373989 A CN201710373989 A CN 201710373989A CN 107275340 A CN107275340 A CN 107275340A
- Authority
- CN
- China
- Prior art keywords
- pattern
- lightly doped
- tft
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 64
- 239000013078 crystal Substances 0.000 title description 5
- 238000001259 photo etching Methods 0.000 claims abstract description 106
- 239000010409 thin film Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 63
- 238000012545 processing Methods 0.000 claims abstract description 32
- 238000004380 ashing Methods 0.000 claims abstract description 22
- 239000003795 chemical substances by application Substances 0.000 claims description 97
- 229920002120 photoresistant polymer Polymers 0.000 claims description 85
- 239000004065 semiconductor Substances 0.000 claims description 77
- 239000010408 film Substances 0.000 claims description 50
- 238000005516 engineering process Methods 0.000 claims description 47
- 150000002500 ions Chemical class 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 30
- 238000002347 injection Methods 0.000 claims description 29
- 239000007924 injection Substances 0.000 claims description 29
- -1 phosphonium ion Chemical class 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 3
- REDXJYDRNCIFBQ-UHFFFAOYSA-N aluminium(3+) Chemical compound [Al+3] REDXJYDRNCIFBQ-UHFFFAOYSA-N 0.000 claims description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 239000004973 liquid crystal related substance Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 19
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 230000007261 regionalization Effects 0.000 abstract description 8
- 230000009467 reduction Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 75
- 239000012528 membrane Substances 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003292 glue Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置，通过将制程栅极的图案时使用的第一光刻胶图案设置为具有不同厚度，至少利用第一光刻胶图案形成的过渡栅极的图案作为重掺杂工艺的阻挡掩膜，之后通过对第一光刻胶图案进行灰化处理形成第二光刻胶图案，至少利用第二光刻胶图案形成的栅极的图案作为轻掺杂工艺的阻挡掩膜。可以保证重掺杂工艺和轻掺杂工艺在同一曝光制程中完成，即在制作栅极的图案的曝光制程中完成，这样，在简化工艺步骤的同时，可以避免对位偏移等问题，从而可以精确控制制作出的轻掺杂区的尺寸，以有效降低形成的薄膜晶体管的漏电流。
Description
技术领域
本发明涉及显示技术领域，尤指一种薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置。
背景技术
薄膜晶体管是一种薄膜型的半导体器件，在显示技术和集成电路技术等领域中被广泛应用。其中，采用低温多晶硅的薄膜晶体管，因迁移率较高可以提高性能等优点已经逐渐被使用。
然而，由于多晶硅的晶格排列整齐，电子在其内部所受的阻抗较小，导致在关闭状态下具有严重的漏电流问题，而影响多晶硅薄膜晶体管的正常使用。因此，为了抑制漏电流，一般采用在薄膜晶体管的源、漏极间进行轻掺杂的方式。
目前，在制备薄膜晶体管时，重掺杂(ND)和轻掺杂(LDD)是分别在不同的曝光制程中完成的，会存在覆盖(Overlay)偏移的问题，导致位于沟道两侧的轻掺杂区的宽度不一致。因此，在设计时需要预留偏移量，这样会出现制备出的轻掺杂区整体宽度大于理想宽度的问题，且无法精确控制轻掺杂区的尺寸，而使得无法有效地降低漏电流。
因此，如何在制备薄膜晶体管的制备过程中精确控制轻掺杂区的尺寸，是本领域亟需解决的问题。
发明内容
本发明实施例提供一种薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置，用以解决现有技术中存在的在制备薄膜晶体管的制备过程中无法精确控制轻掺杂区的尺寸的问题。
本发明实施例提供了一种薄膜晶体管的制备方法，包括：
在衬底基板上形成半导体层的图案；
在形成有所述半导体层的衬底基板上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极薄膜；
在所述栅极薄膜上形成第一光刻胶图案；所述第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶；所述第一厚度光刻胶对应所述栅极薄膜中待形成栅极的区域且对应所述半导体层的图案中待形成沟道区的区域；所述第二厚度光刻胶对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；所述第一厚度光刻胶的厚度大于所述第二厚度光刻胶的厚度；
利用所述第一光刻胶图案为掩膜对所述栅极薄膜进行刻蚀，形成过渡栅极的图案；
至少以所述过渡栅极的图案为阻挡掩膜，对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案；
对所述第一光刻胶图案进行灰化处理，以去除所述第二厚度光刻胶，并减薄所述第一厚度光刻胶，形成第二光刻胶图案；
利用所述第二光刻胶图案为掩膜对所述过渡栅极的图案进行刻蚀，形成栅极的图案；
至少以所述栅极的图案为阻挡掩膜，对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
去除所述第二光刻胶图案。
另一方面，本发明实施例还提供了一种阵列基板的制备方法，包括本发明实施例提供的上述薄膜晶体管的制备方法。
另一方面，本发明实施例还提供了一种阵列基板，所述阵列基板包括采用上述薄膜晶体管的制备方法制成的薄膜晶体管；
所述薄膜晶体管包括：设置于衬底基板上的半导体层的图案，设置于所述半导体层的图案上的栅极绝缘层，以及设置于所述栅极绝缘层上的栅极；其中，
所述半导体层的图案包括：与所述栅极在衬底基板上的正投影相互重叠的沟道区，分别设置于所述沟道区两侧的源极轻掺杂区和漏极轻掺杂区，设置于所述源极轻掺杂区远离所述沟道区一侧的源极重掺杂区，以及设置于所述漏极轻掺杂区远离所述沟道区一侧的漏极重掺杂区；
所述源极轻掺杂区和所述源极重掺杂区构成所述薄膜晶体管的源极，所述漏极轻掺杂区和所述源极重掺杂区构成薄膜晶体管的漏极。
另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板。
本发明有益效果如下：
本发明实施例提供的一种薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置，通过将制程栅极的图案时使用的第一光刻胶图案设置为具有不同厚度，至少利用第一光刻胶图案形成的过渡栅极的图案作为重掺杂工艺的阻挡掩膜，之后通过对第一光刻胶图案进行灰化处理形成第二光刻胶图案，至少利用第二光刻胶图案形成的栅极的图案作为轻掺杂工艺的阻挡掩膜。可以保证重掺杂工艺和轻掺杂工艺在同一曝光制程中完成，即在制作栅极的图案的曝光制程中完成，这样，在简化工艺步骤的同时，可以避免对位偏移等问题，从而可以精确控制制作出的轻掺杂区的尺寸，以有效降低形成的薄膜晶体管的漏电流。
附图说明
图1a和图1b分别现有技术中薄膜晶体管的制备方法中各工艺的流程示意图；
图2为薄膜晶体管的电流-电压关系曲线示意图；
图3为薄膜晶体管中光生漏电流的原理示意图；
图4为薄膜晶体管中漏电流与轻掺杂区的宽度关系示意图；
图5a至图5c分别为本发明实施例提供的薄膜晶体管的制备方法的三种流程示意图；
图6a至图6h分别为本发明实施例提供的薄膜晶体管的制备方法中一种各工艺的流程示意图；
图7a至图7j分别为本发明实施例提供的薄膜晶体管的制备方法中另一种各工艺的流程示意图；
图8a和图8b分别本发明实施例提供的阵列基板的两种结构示意图；
图9为本发明实施例提供的显示装置的产品示意图；
图10为本发明实施例提供的显示装置的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置的具体实施方式进行详细地说明。
附图中各膜层的形状和大小不反映薄膜晶体管和阵列基板的真实比例，目的只是示意说明本发明内容。
目前，在制备低温多晶硅薄膜晶体管的过程中，如图1a所示，是在缓冲层001上形成多晶硅层002的图案之后，利用重掺杂光刻胶图案003遮挡沟道区完成重掺杂的工艺的。之后，如图1b所示，依次形成栅极绝缘层004和栅极005的图案，并利用在形成栅极005的图案时的金属光刻胶图案006的阻挡掩膜，完成轻掺杂工艺，以在沟道区和重掺杂区之间形成轻掺杂区。
如图2所示，比较具有轻掺杂区和无轻掺杂区的薄膜晶体管的电流-电压关系曲线可知，具有轻掺杂区的薄膜晶体管可以降低一到两个量级的漏电流。而漏电流降低的程度和轻掺杂区的尺寸相关。
如图3所示，薄膜晶体管中的轻掺杂区LDD受光照射后产生光生载流子a，在LDD区内的强场作用下，电子/空穴对被拉扯到不同方向，尤其在漏极(Drain)端尤为严重，因此光生漏电流主要发生在轻掺杂区，且轻掺杂区的面积越大，漏电流也就越大。而从图4可以看出，当没有光照射薄膜晶体管时，随着LDD宽度的增大，薄膜晶体管的漏电流逐渐减小，当薄膜晶体管受光照时，薄膜晶体管的漏电流反而随着LDD宽度的增大而增大。
综上两点可知，在保证LDD宽度的情况下，应尽量减小轻掺杂区的面积。因此，控制LDD的宽度对于改善薄膜晶体管的漏电流至关重要，尤其是对Drain端的LDD宽度控制。然而，根据上述现有的薄膜晶体管制备工艺可知，ND和LDD分别是在不同的制程之后完成的，由于不同曝光制程会存在overlay偏移的问题，导致如图1b所示的左侧轻掺杂区和右侧轻掺杂区的宽度不等的情况，因此，在设计时都需要预留偏移量，这样导致实际LDD的整体宽度比理想宽度大的问题。例如理想宽度为最小为0.5μm，由于对位偏差的问题，实际宽度需要设置为0.7μm-0.8μm。且无法精确控制制作出的LDD的宽度，尤其是drain端的LDD宽度。
因此，如何在制备薄膜晶体管的制备过程中精确控制轻掺杂区的尺寸，是本领域亟需解决的问题。
基于此，本发明实施例提供了一种薄膜晶体管的制备方法，如图5a所示，包括以下步骤：
S501、在衬底基板上形成半导体层的图案；
S502、在形成有半导体层的衬底基板上形成栅极绝缘层；
S503、在栅极绝缘层上形成栅极薄膜；
S504、在栅极薄膜上形成第一光刻胶图案；第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶；第一厚度光刻胶对应栅极薄膜中待形成栅极的区域且对应半导体层的图案中待形成沟道区的区域；第二厚度光刻胶对应半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；第一厚度光刻胶的厚度大于第二厚度光刻胶的厚度；
S505、利用第一光刻胶图案为掩膜对栅极薄膜进行刻蚀，形成过渡栅极的图案；
S506、至少以过渡栅极的图案为阻挡掩膜，对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案；
S507、对第一光刻胶图案进行灰化处理，以去除第二厚度光刻胶，并减薄第一厚度光刻胶，形成第二光刻胶图案；
S508、利用第二光刻胶图案为掩膜对过渡栅极的图案进行刻蚀，形成栅极的图案；
S509、至少以栅极的图案为阻挡掩膜，对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
S510、去除第二光刻胶图案。
具体地，在本发明实施例提供的上述薄膜晶体管的制备方法中，通过将制程栅极的图案时使用的第一光刻胶图案设置为具有不同厚度，至少利用第一光刻胶图案形成的过渡栅极的图案作为重掺杂工艺的阻挡掩膜，之后通过对第一光刻胶图案进行灰化处理形成第二光刻胶图案，至少利用第二光刻胶图案形成的栅极的图案作为轻掺杂工艺的阻挡掩膜。可以保证重掺杂工艺和轻掺杂工艺在同一曝光制程中完成，即在制作栅极的图案的曝光制程中完成，这样，在简化工艺步骤的同时，可以避免对位偏移等问题，从而可以精确控制制作出的轻掺杂区的尺寸，以有效降低形成的薄膜晶体管的漏电流。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，为了避免衬底基板的杂质因后续的高温制程而扩散到半导体层，在执行步骤S501在衬底基板上形成半导体层的图案之前，还可以包括：在衬底基板上形成缓冲层的步骤，以使缓冲层屏蔽衬底基板的缺陷，避免衬底基板的引起的各种不良作用。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，半导体层的材质包括多晶硅。具体地，可以在缓冲层上形成一非晶硅层，之后采用准分子激光扫描非晶硅层的方式形成多晶硅层，最后通过刻蚀工艺形成多晶硅层的图案。采用多晶硅的薄膜晶体管相对于采用非晶硅的薄膜晶体管的电子移动速度提高了百倍，具有显示画面反应速度快、高亮度和高解析度等优点。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，步骤S504在栅极薄膜上形成第一光刻胶图案，具体可以采用如下方式实现：
首先，在栅极薄膜上形成光刻胶薄膜；
之后，采用多色调掩膜板对光刻胶薄膜进行曝光和显影，形成第一光刻胶图案；第一光刻胶图案包括：光刻胶完全保留区域和光刻胶部分保留区域，光刻胶完全保留区域对应栅极薄膜中待形成栅极的区域且对应半导体层的图案中待形成沟道区的区域，光刻胶部分保留区域对应半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，上述第二厚度光刻胶一般位于第一厚度光刻胶的两侧，且两侧的宽度相同。以保证后续形成的源极轻掺杂区和漏极轻掺杂区的宽度相同，从而使得制作出的薄膜晶体管在源、漏极两端的漏电流保持一致。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，多色调掩膜板可以为半色调掩膜板，也可以为灰色调掩膜板，在此不做限定。
在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，并不限定步骤S507对第一光刻胶图案进行灰化处理和步骤S506对半导体层的图案进行重掺杂离子注入工艺的执行先后顺序。
具体地，在本发明实施例提供的上述薄膜晶体管的制备方法中，可以先执行步骤S507，之后执行步骤S506，即在步骤S506对半导体层的图案进行重掺杂离子注入工艺之前，执行步骤S507对第一光刻胶图案进行灰化处理；此时，由于第一光刻胶图案已经灰化处理形成第二光刻胶图案，因此，如图5b所示，步骤S506至少以过渡栅极的图案为阻挡掩膜，对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案，实际具体通过如下方式实现：
S506’、以第二光刻胶图案和过渡栅极的图案为阻挡掩膜，对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案。此时，重掺杂离子会有部分注入至过渡栅极中对应源极轻掺杂区和漏极轻掺杂区的区域，此区域会在后续步骤S508中利用第二光刻胶图案为掩膜对过渡栅极的图案进行刻蚀时被刻蚀掉，不会影响最终形成的栅极的图案。
或者，在本发明实施例提供的上述薄膜晶体管的制备方法中，也可以先执行步骤S506，之后执行步骤S507，即在步骤S507对第一光刻胶图案进行灰化处理之前，执行步骤S506对半导体层的图案进行重掺杂离子注入工艺；此时，由于第一光刻胶图案完全覆盖过渡栅极的图案，因此，如图5c所示，步骤S506至少以过渡栅极的图案为阻挡掩膜，对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案，实际具体通过如下方式实现：
S506”、以第一光刻胶图案和过渡栅极的图案为阻挡掩膜，对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案。此时，由于第一光刻胶图案完全覆盖过渡栅极的图案，因此，重掺杂离子不会被注入至过渡栅极的图案中对其产生影响。
同样，在具体实施时，在本发明实施例提供的上述薄膜晶体管的制备方法中，并不限定步骤S510去除第二光刻胶图案和步骤S509对半导体层的图案进行轻掺杂离子注入工艺的执行先后顺序。
具体地，在本发明实施例提供的上述薄膜晶体管的制备方法中，可以先执行步骤S510，之后执行步骤S509，即在对S509对半导体层的图案进行轻掺杂离子注入工艺之前，执行步骤S510去除第二光刻胶图案；此时，由于已经去除第二光刻胶图案，因此，如图5b所示，步骤S509至少以栅极的图案为阻挡掩膜，对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案，实际具体通过如下方式实现：
S509’、以栅极的图案为阻挡掩膜，对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案。此时，由于已经去除第二光刻胶图案，仅采用栅极的图案作为阻挡掩膜，因此，轻掺杂离子会被注入至栅极的图案中对其产生影响。
基于此，较佳地，在本发明实施例提供的上述薄膜晶体管的制备方法中，可以先执行步骤S509，之后执行步骤S510，即在步骤S510去除第二光刻胶图案之前，执行步骤S510对半导体层的图案进行轻掺杂离子注入工艺；此时，由于第二光刻胶图案完全覆盖栅极的图案，因此，如图5c所示，步骤S509至少以栅极的图案为阻挡掩膜，对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案，实际具体通过如下方式实现：
S509”、以第二光刻胶图案和栅极的图案为阻挡掩膜，对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案。此时，由于第二光刻胶图案完全覆盖栅极的图案，因此，轻掺杂离子不会被注入至栅极的图案中对其产生影响。
在具体实施时，本发明实施例提供的上述薄膜晶体管的制备方法可以适用于制备N型薄膜晶体管，也可以适用于制备P型薄膜晶体管，在此不做限定。
具体地，当采用本发明实施例提供的上述薄膜晶体管的制备方法制备N型薄膜晶体管时，在步骤S506重掺杂离子注入工艺和步骤S509轻掺杂离子注入工艺中需要进行n型掺杂。此时，对应地，n型掺杂的掺杂离子可以为磷离子，氮离子或砷离子中的一种，在此不做限定。
具体地，当采用本发明实施例提供的上述薄膜晶体管的制备方法制备P型薄膜晶体管时，在步骤S506重掺杂离子注入工艺和步骤S509轻掺杂离子注入工艺中需要进行p型掺杂。此时，对应地，p型掺杂的掺杂离子可以为硼离子或铝离子中的一种。
下面以图5b所示的制作流程为例，具体举例说明制备N型薄膜晶体管时的工艺流程。其中，具体地工艺流程示意图如图6a至图6h所示。
1、如图6a所示，提供一衬底基板101，该衬底基板可以为玻璃基板、石英基板或其他基板。接着，在衬底基板101上形成一缓冲层102，具体可以采用化学气相沉积法(CVD)形成缓冲层102，该缓冲层102的材料可以选自氮化硅、氧化硅、氮氧化硅中的一种或多种。之后，在缓冲层102上形成多晶硅薄膜103，具体地，可以采用等离子体增强化学气相沉积法线形成非晶硅薄膜，对该非晶硅薄膜采用准分子激光退火工艺使非晶硅转变为多晶硅。然后，在多晶硅薄膜103上待形成半导体层105的图案的对应位置处形成光刻胶图案104。
2、如图6b所示，利用光刻胶图案104作为掩膜对多晶硅薄膜103进行刻蚀，得到半导体层105的图案，并剥离光刻胶图案104。之后采用磷离子掺杂工艺对半导体层105的图案进行阈值电压调整。
3、如图6c所示，在半导体层105的图案上依次形成栅极绝缘层106和栅极薄膜107。之后在栅极薄膜107上形成第一光刻胶图案108，该第一光刻胶图案108包括第一厚度的光刻胶1081和第二厚度光刻胶1082；第一厚度光刻胶1081对应栅极薄膜107中待形成栅极1071(图中未示出，请参见图6f)的区域且对应半导体层105的图案中待形成沟道区1051(图中未示出，请参见图6h)的区域；第二厚度光刻胶1082对应半导体层105的图案中待形成源极轻掺杂区(图中未示出，请参见图6h)和漏极轻掺杂区(图中未示出，请参见图6h)的区域；第一厚度光刻胶1081的厚度大于第二厚度光刻胶1082的厚度；第二厚度光刻胶1082位于第一厚度光刻胶1081的两侧，且两侧的宽度相同。
4、如图6d所示，利用第一光刻胶图案108为掩膜对栅极薄膜107进行刻蚀，形成过渡栅极1072的图案。
5、如图6e所示，对第一光刻胶图案108进行灰化处理，以去除第二厚度光刻胶1082，并减薄第一厚度光刻胶1081，形成第二光刻胶图案109，第二光刻胶图案109对应半导体层105的图案中待形成沟道区1051的区域。之后，以第二光刻胶图案109和过渡栅极1072的图案为阻挡掩膜，对半导体层105的图案进行n型重掺杂磷离子的注入工艺，形成位于两侧的源极重掺杂区域1052和漏极重掺杂区域1053的图案。需要说明的是，经过n型重掺杂磷离子注入工艺处理后，第二光刻胶图案109的表面发生炭化，需要去除炭化光刻胶，以避免在后续剥离工艺中炭化光刻胶不易剥离。
6、如图6f所示，利用第二光刻胶图案109为掩膜，对过渡栅极1072的图案进行刻蚀，形成栅极1071的图案。
7、如图6g所示，经过n型重掺杂磷离子注入工艺处理后，第二光刻胶图案109的表面发生炭化，采用光刻胶灰化工艺对炭化光刻胶进行去除。
8、如图6h所示，去除第二光刻胶图案109，具体采用光刻胶的剥离工艺进行去除。之后，以栅极1071的图案为阻挡掩膜，对半导体层105的图案进行轻掺杂磷离子注入工艺，形成沟道区1051、源极轻掺杂区1054和漏极轻掺杂区1055的图案。
上述采用如图5b所示的制作流程制作薄膜晶体管时，分别利用过渡栅极1072和栅极1071的图案作为阻挡掩膜，进行重掺杂和轻掺杂工艺，因此，不需要额外形成阻挡层的工艺，可以节省形成阻挡层的成膜、曝光、显影等步骤，从而可以简化工艺步骤，缩短生产时间，降低生产成本。并且，形成栅极1071的图案的第二光刻胶图案109是通过第一光刻胶图案108灰化得到的，因此，重掺杂和轻掺杂的阻挡掩膜之间不存在对位误差，可以精确控制掺杂尺寸，保证源极轻掺杂区和漏极轻掺杂区的尺寸一致，以控制漏电流的一致性。
在具体实施时，本发明实施例提供的上述薄膜晶体管的制备方法，除了可以制作单独的N型薄膜晶体管和P型薄膜晶体管以外，还可以制作由N型薄膜晶体管和P型薄膜晶体管构成的互补金属氧化物半导体(CMOS)。其中，构成CMOS的N型薄膜晶体管和P型薄膜晶体管可以同时具有轻掺杂区，构成CMOS的N型薄膜晶体管和P型薄膜晶体管也可以其中择一具有轻掺杂区，在此不做限定。
下面以图5c所示的制作流程为例，具体举例说明制备CMOS中仅N型薄膜晶体管设置轻掺杂区时的工艺流程。其中，具体地工艺流程示意图如图7a至图7j所示。
1、如图7a所示，提供一衬底基板101，该衬底基板可以为玻璃基板、石英基板或其他基板。接着，在衬底基板101上形成一缓冲层102，具体可以采用化学气相沉积法(CVD)形成缓冲层102，该缓冲层102的材料可以选自氮化硅、氧化硅、氮氧化硅中的一种或多种。之后，在缓冲层102上形成多晶硅薄膜103，具体地，可以采用等离子体增强化学气相沉积法线形成非晶硅薄膜，对该非晶硅薄膜采用准分子激光退火工艺使非晶硅转变为多晶硅。之后采用磷离子或硼离子掺杂工艺对多晶硅薄膜103进行阈值电压调整。
2、如图7b所示，在多晶硅薄膜103上待形成N型薄膜晶体管的半导体层105的图案和P型薄膜晶体管的半导体层的图案的对应位置处形成光刻胶图案104，光刻胶图案104包括第三厚度的光刻胶1041和第四厚度光刻胶1042；第三厚度光刻胶1041对应待形成N型薄膜晶体管的半导体层105(图中未示出，请参见图7c)的图案的区域且对应待形成的P型薄膜晶体管的半导体层的图案中沟道区1151(图中未示出，请参见图7c)的区域；第四厚度光刻胶1042对应待形成P型薄膜晶体管的半导体层115的图案中掺杂区即源极1152和漏极1153(图中未示出，请参见图7c)的区域；第三厚度光刻胶1041的厚度大于第四厚度光刻胶1042的厚度。
3、如图7c所示，利用光刻胶图案104作为掩膜对多晶硅薄膜103进行刻蚀，得到半导体层105的图案。之后，对光刻胶图案104进行灰化处理，以去除第四厚度光刻胶1042，并减薄第三厚度光刻胶1041，形成灰化后光刻胶图案104’，灰化后光刻胶图案104’对应半导体层105的图案和半导体层的图案中待形成沟道区1151的区域。接着，以灰化后光刻胶图案104’为阻挡掩膜，对半导体层115的图案进行p型重掺杂硼离子的注入工艺，形成P型薄膜晶体管的源极1152、漏极1153以及位于源极1152和漏极1153之间沟道区1151的图案。需要说明的是，经过p型重掺杂硼离子注入工艺处理后，灰化后光刻胶图案104’的表面发生炭化，需要去除炭化光刻胶，以避免在后续剥离工艺中炭化光刻胶不易剥离。
4、如图7d所示，经过p型重掺杂硼离子注入工艺处理后，灰化后光刻胶图案104’的表面发生炭化，采用光刻胶灰化工艺对炭化光刻胶进行去除。
5、如图7e所示，在P型薄膜晶体管的源极1152、漏极1153和沟道区1151的图案，以及N型薄膜晶体管的半导体层105的图案上依次形成栅极绝缘层106和栅极薄膜107。之后在栅极薄膜107上形成第一光刻胶图案108，该第一光刻胶图案108包括第一厚度的光刻胶1081和第二厚度光刻胶1082；第一厚度光刻胶1081对应P型薄膜晶体管的源极1152、漏极1153和沟道区1151的区域，且对应栅极薄膜107中待形成栅极1071(图中未示出，请参见图7h)的区域，并对应半导体层105的图案中待形成沟道区1051(图中未示出，请参见图7h)的区域；第二厚度光刻胶1082对应半导体层105的图案中待形成源极轻掺杂区1054(图中未示出，请参见图7h)和漏极轻掺杂区1055(图中未示出，请参见图7h)的区域；第一厚度光刻胶1081的厚度大于第二厚度光刻胶1082的厚度；第二厚度光刻胶1082位于第一厚度光刻胶1081的两侧，且两侧的宽度相同。
6、如图7f所示，利用第一光刻胶图案108为掩膜对栅极薄膜107进行刻蚀，形成过渡栅极1072、1072’的图案。之后，以第一光刻胶图案108和过渡栅极1072的图案为阻挡掩膜，对半导体层105的图案进行n型重掺杂磷离子的注入工艺，形成位于两侧的源极重掺杂区域1052和漏极重掺杂区域1053的图案。需要说明的是，经过n型重掺杂磷离子注入工艺处理后，第一光刻胶图案108的表面发生炭化，需要去除炭化光刻胶，以避免在后续剥离工艺中炭化光刻胶不易剥离。
7、如图7g所示，对第一光刻胶图案108进行灰化处理，以去除第二厚度光刻胶1082，并减薄第一厚度光刻胶1081，形成第二光刻胶图案109，第二光刻胶图案109对应半导体层105的图案中待形成沟道区1051的区域以及P型薄膜晶体管的源极1152、漏极1153和沟道区1151的区域。
8、如图7h所示，利用第二光刻胶图案109为掩膜，对过渡栅极1072、1072’的图案进行刻蚀，形成栅极1071的图案。之后，以第二光刻胶图案109和栅极1071的图案为阻挡掩膜，对半导体层105的图案进行轻掺杂磷离子注入工艺，形成沟道区1051、源极轻掺杂区1054和漏极轻掺杂区1055的图案。
9、如图7i所示，经过n型重掺杂磷离子注入工艺处理后，第二光刻胶图案109的表面发生炭化，采用光刻胶灰化工艺对炭化光刻胶进行去除。之后，去除第二光刻胶图案109，具体采用光刻胶的剥离工艺进行去除。
10、如图7j所示，采用一次构图工艺形成P型薄膜晶体管的栅极1073的图案。
上述采用如图5c所示的制作流程制作薄膜晶体管时，分别利用过渡栅极1072和栅极1071的图案作为阻挡掩膜，进行重掺杂和轻掺杂工艺，因此，不需要额外形成阻挡层的工艺，可以节省形成阻挡层的成膜、曝光、显影等步骤，从而可以简化工艺步骤，缩短生产时间，降低生产成本。并且，形成栅极1071的图案的第二光刻胶图案109是通过第一光刻胶图案108灰化得到的，因此，重掺杂和轻掺杂的阻挡掩膜之间不存在对位误差，可以精确控制掺杂尺寸，保证源极轻掺杂区和漏极轻掺杂区的尺寸一致，以控制漏电流的一致性。
基于同一发明构思，本发明实施例还提供了一种阵列基板的制备方法，包括本发明实施例提供的上述薄膜晶体管的制备方法，重复之处不在赘述。
基于同一发明构思，本发明实施例还提供了一种阵列基板，包括采用上述薄膜晶体管的制备方法制成的薄膜晶体管。具体地，如图8a和8b所示，薄膜晶体管包括：设置于衬底基板101上的半导体层105的图案，设置于半导体层的图案上的栅极绝缘层106，以及设置于栅极绝缘层106上的栅极1071；其中，
半导体层的图案包括：与栅极1071在衬底基板101上的正投影相互重叠的沟道区1051，分别设置于沟道区1051两侧的源极轻掺杂区1054和漏极轻掺杂区1055，设置于源极轻掺杂区1054远离沟道区1051一侧的源极重掺杂区1052，以及设置于漏极轻掺杂区1055远离沟道区1051一侧的漏极重掺杂区1053；
源极轻掺杂区1054和源极重掺杂区1052构成薄膜晶体管的源极，漏极轻掺杂区1055和源极重掺杂区1503构成薄膜晶体管的漏极。
较佳地，在本发明实施例提供的上述阵列基板中，薄膜晶体管的源极轻掺杂区1504和漏极轻掺杂区1505的宽度应尽量设置为相同，以保证薄膜晶体管在源、漏极两端的漏电流在充放电时保持一致。
并且，在具体实施时，在本发明实施例提供的上述阵列基板中，源极轻掺杂区1504和漏极轻掺杂区1505的宽度为[0.5μm，3μm]，包括端点值。由于采用本发明实施例提供的上述薄膜晶体管的制备方法中可以避免对位误差，因此，可以将轻掺杂区的宽度的临界值从现有技术的0.7μm-0.8μm降低为0.5μm，即宽度在临界值之上才能有降低漏电流的效果，这样可以提高PPI。并且在保证轻掺杂区宽度大于临界值的基础上，轻掺杂区的面积越小，漏电流越小。
进一步地，在本发明实施例提供的上述阵列基板中，如图8a所示，还可以包括：依次设置于薄膜晶体管上的平坦层201、公共电极202，绝缘层203和像素电极204，该像素电极204通过过孔与漏极重掺杂区1503电连接。
进一步地，在本发明实施例提供的上述阵列基板中，如图8b所示，也可以包括：依次设置于薄膜晶体管上的层间介质层205、接触电极206、平坦层201和像素电极204。其中，像素电极204通过接触电极206与漏极重掺杂区1503电连接。
基于同一发明构思，本发明实施例还提供了一种如图9所示的显示装置，包括本发明实施例提供的上述阵列基板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
具体地，本发明实施例提供的上述显示装置具体可以为如图10所示的液晶显示面板或有机电致发光显示面板等任何包含阵列基板的显示面板。该显示面板可以是刚性的显示面板也可以是柔性的显示面板，图10中仅示出了刚性的显示面板，但本申请对此不做限制。
本发明实施例提供的一种薄膜晶体管的制备方法、阵列基板、其制备方法及显示装置，通过将制程栅极的图案时使用的第一光刻胶图案设置为具有不同厚度，至少利用第一光刻胶图案形成的过渡栅极的图案作为重掺杂工艺的阻挡掩膜，之后通过对第一光刻胶图案进行灰化处理形成第二光刻胶图案，至少利用第二光刻胶图案形成的栅极的图案作为轻掺杂工艺的阻挡掩膜。可以保证重掺杂工艺和轻掺杂工艺在同一曝光制程中完成，即在制作栅极的图案的曝光制程中完成，这样，在简化工艺步骤的同时，可以避免对位偏移等问题，从而可以精确控制制作出的轻掺杂区的尺寸，以有效降低形成的薄膜晶体管的漏电流。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (18)
1.一种薄膜晶体管的制备方法，包括：
在衬底基板上形成半导体层的图案；
在形成有所述半导体层的衬底基板上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极薄膜；
在所述栅极薄膜上形成第一光刻胶图案；所述第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶；所述第一厚度光刻胶对应所述栅极薄膜中待形成栅极的区域且对应所述半导体层的图案中待形成沟道区的区域；所述第二厚度光刻胶对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；所述第一厚度光刻胶的厚度大于所述第二厚度光刻胶的厚度；
利用所述第一光刻胶图案为掩膜对所述栅极薄膜进行刻蚀，形成过渡栅极的图案；
至少以所述过渡栅极的图案为阻挡掩膜，对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案；
对所述第一光刻胶图案进行灰化处理，以去除所述第二厚度光刻胶，并减薄所述第一厚度光刻胶，形成第二光刻胶图案；
利用所述第二光刻胶图案为掩膜对所述过渡栅极的图案进行刻蚀，形成栅极的图案；
至少以所述栅极的图案为阻挡掩膜，对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
去除所述第二光刻胶图案。
2.如权利要求1所述的薄膜晶体管的制备方法，其特征在于，对所述第一光刻胶图案进行灰化处理之前，对所述半导体层的图案进行重掺杂离子注入工艺；
所述至少以所述过渡栅极的图案为阻挡掩膜，对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案，具体包括：
以所述第一光刻胶图案和所述过渡栅极的图案为阻挡掩膜，对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区域和漏极重掺杂区域的图案。
3.如权利要求1所述的薄膜晶体管的制备方法，其特征在于，去除所述第二光刻胶图案之前，对所述半导体层的图案进行轻掺杂离子注入工艺；
所述至少以所述栅极的图案为阻挡掩膜，对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案，具体包括：
以所述第二光刻胶图案和所述栅极的图案为阻挡掩膜，对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案。
4.如权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述第二厚度光刻胶位于所述第一厚度光刻胶的两侧，且两侧的宽度相同。
5.如权利要求1-4任一项所述的薄膜晶体管的制备方法，其特征在于，在所述栅极薄膜上形成第一光刻胶图案，具体包括：
在所述栅极薄膜上形成光刻胶薄膜；
采用多色调掩膜板对所述光刻胶薄膜进行曝光和显影，形成所述第一光刻胶图案；所述第一光刻胶图案包括：光刻胶完全保留区域和光刻胶部分保留区域，所述光刻胶完全保留区域对应所述栅极薄膜中待形成栅极的区域且对应所述半导体层的图案中待形成沟道区的区域，所述光刻胶部分保留区域对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域。
6.如权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述多色调掩膜板为半色调掩膜板或灰色调掩膜板。
7.如权利要求1-4任一项所述的薄膜晶体管的制备方法，其特征在于，所述在衬底基板上形成半导体层的图案之前，还包括：在衬底基板上形成缓冲层。
8.如权利要求1-4任一项所述的薄膜晶体管的制备方法，其特征在于，所述半导体层的材质包括多晶硅。
9.如权利要求1-4任一项所述的薄膜晶体管的制备方法，其特征在于，所述重掺杂离子注入工艺和所述轻掺杂离子注入工艺中进行n型掺杂。
10.如权利要求9所述的薄膜晶体管的制备方法，其特征在于，所述n型掺杂的掺杂离子为磷离子，氮离子或砷离子中的一种。
11.如权利要求1-4任一项所述的薄膜晶体管的制备方法，其特征在于，所述重掺杂离子注入工艺和所述轻掺杂离子注入工艺中进行p型掺杂。
12.如权利要求11所述的薄膜晶体管的制备方法，其特征在于，所述p型掺杂的掺杂离子为硼离子或铝离子中的一种。
13.一种阵列基板的制备方法，其特征在于，包括如权利要求1-12任一项所述的薄膜晶体管的制备方法。
14.一种阵列基板，其特征在于，所述阵列基板包括采用如权利要求1-12任一项所述的薄膜晶体管的制备方法制成的薄膜晶体管；
所述薄膜晶体管包括：设置于衬底基板上的半导体层的图案，设置于所述半导体层的图案上的栅极绝缘层，以及设置于所述栅极绝缘层上的栅极；其中，
所述半导体层的图案包括：与所述栅极在衬底基板上的正投影相互重叠的沟道区，分别设置于所述沟道区两侧的源极轻掺杂区和漏极轻掺杂区，设置于所述源极轻掺杂区远离所述沟道区一侧的源极重掺杂区，以及设置于所述漏极轻掺杂区远离所述沟道区一侧的漏极重掺杂区；
所述源极轻掺杂区和所述源极重掺杂区构成所述薄膜晶体管的源极，所述漏极轻掺杂区和所述源极重掺杂区构成薄膜晶体管的漏极。
15.如权利要求14所述的阵列基板，其特征在于，所述薄膜晶体管的源极轻掺杂区和漏极轻掺杂区的宽度相同。
16.如权利要求15所述的阵列基板，其特征在于，所述源极轻掺杂区和漏极轻掺杂区的宽度为[0.5μm，3μm]，包括端点值。
17.一种显示装置，其特征在于，包括如权利要求14-16任一项所述的阵列基板。
18.如权利要求17所述的显示装置，其特征在于，所述显示装置为液晶显示装置或有机电致发光显示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710373989.4A CN107275340A (zh) | 2017-05-24 | 2017-05-24 | 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710373989.4A CN107275340A (zh) | 2017-05-24 | 2017-05-24 | 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107275340A true CN107275340A (zh) | 2017-10-20 |
Family
ID=60064379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710373989.4A Pending CN107275340A (zh) | 2017-05-24 | 2017-05-24 | 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107275340A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107818948A (zh) * | 2017-10-31 | 2018-03-20 | 京东方科技集团股份有限公司 | 一种阵列基板的制备方法 |
| CN108538861A (zh) * | 2018-05-04 | 2018-09-14 | 武汉华星光电技术有限公司 | 阵列基板及其制造方法、显示面板 |
| CN108807422A (zh) * | 2018-06-12 | 2018-11-13 | 武汉华星光电技术有限公司 | 阵列基板制作方法及阵列基板、显示面板 |
| CN109860108A (zh) * | 2019-02-27 | 2019-06-07 | 京东方科技集团股份有限公司 | Cmos薄膜晶体管及其制作方法和阵列基板 |
| WO2019218566A1 (zh) * | 2018-05-18 | 2019-11-21 | 武汉华星光电技术有限公司 | Ltps tft基板的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020160547A1 (en) * | 2001-04-30 | 2002-10-31 | Po-Sheng Shih | Transistor and associated driving device |
| KR20040089295A (ko) * | 2003-04-11 | 2004-10-21 | 삼성에스디아이 주식회사 | 엘디디구조를 가진 박막 트랜지스터 제조 방법 |
| CN105097552A (zh) * | 2015-08-14 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
| CN105140276A (zh) * | 2015-08-14 | 2015-12-09 | 京东方科技集团股份有限公司 | 薄膜晶体管制作方法及阵列基板制作方法 |
-
2017
- 2017-05-24 CN CN201710373989.4A patent/CN107275340A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020160547A1 (en) * | 2001-04-30 | 2002-10-31 | Po-Sheng Shih | Transistor and associated driving device |
| KR20040089295A (ko) * | 2003-04-11 | 2004-10-21 | 삼성에스디아이 주식회사 | 엘디디구조를 가진 박막 트랜지스터 제조 방법 |
| CN105097552A (zh) * | 2015-08-14 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
| CN105140276A (zh) * | 2015-08-14 | 2015-12-09 | 京东方科技集团股份有限公司 | 薄膜晶体管制作方法及阵列基板制作方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107818948A (zh) * | 2017-10-31 | 2018-03-20 | 京东方科技集团股份有限公司 | 一种阵列基板的制备方法 |
| CN107818948B (zh) * | 2017-10-31 | 2020-04-17 | 京东方科技集团股份有限公司 | 一种阵列基板的制备方法 |
| CN108538861A (zh) * | 2018-05-04 | 2018-09-14 | 武汉华星光电技术有限公司 | 阵列基板及其制造方法、显示面板 |
| CN108538861B (zh) * | 2018-05-04 | 2021-03-16 | 武汉华星光电技术有限公司 | 阵列基板及其制造方法、显示面板 |
| WO2019218566A1 (zh) * | 2018-05-18 | 2019-11-21 | 武汉华星光电技术有限公司 | Ltps tft基板的制作方法 |
| CN108807422A (zh) * | 2018-06-12 | 2018-11-13 | 武汉华星光电技术有限公司 | 阵列基板制作方法及阵列基板、显示面板 |
| CN109860108A (zh) * | 2019-02-27 | 2019-06-07 | 京东方科技集团股份有限公司 | Cmos薄膜晶体管及其制作方法和阵列基板 |
| WO2020173205A1 (zh) * | 2019-02-27 | 2020-09-03 | 京东方科技集团股份有限公司 | Cmos薄膜晶体管及其制作方法和阵列基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107275340A (zh) | 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置 | |
| CN108538860B (zh) | 顶栅型非晶硅tft基板的制作方法 | |
| CN105097675B (zh) | 阵列基板及其制备方法 | |
| CN105789327B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN105489552B (zh) | Ltps阵列基板的制作方法 | |
| CN104617102B (zh) | 阵列基板及阵列基板制造方法 | |
| CN104022126B (zh) | 一种阵列基板、其制作方法及显示装置 | |
| CN105870203B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN109037150B (zh) | 金属氧化物半导体薄膜晶体管阵列基板及其制作方法 | |
| CN104517896B (zh) | 一种阵列基板的掺杂方法及制造设备 | |
| CN105702623B (zh) | Tft阵列基板的制作方法 | |
| CN104409416B (zh) | 用于制作阵列基板的方法及阵列基板 | |
| JP2004327999A (ja) | マルチゲート構造の薄膜トランジスタおよびその製造方法 | |
| CN103123910A (zh) | 阵列基板及其制造方法、显示装置 | |
| WO2020228499A1 (zh) | 晶体管器件及其制造方法、显示基板、显示装置 | |
| CN105870135A (zh) | 阵列基板及其制作方法、显示面板、显示装置 | |
| CN108565247B (zh) | Ltps tft基板的制作方法及ltps tft基板 | |
| CN101740524B (zh) | 薄膜晶体管阵列基板的制造方法 | |
| CN108511464B (zh) | Cmos型ltps tft基板的制作方法 | |
| CN108538861A (zh) | 阵列基板及其制造方法、显示面板 | |
| US20230163136A1 (en) | Display panel, array substrate, and manufacturing method thereof | |
| CN109545689B (zh) | 主动开关及其制作方法、显示装置 | |
| CN110137261A (zh) | 薄膜晶体管及其制备方法、阵列基板和显示装置 | |
| CN109830539A (zh) | 薄膜晶体管及其制作方法 | |
| CN105762081A (zh) | 一种薄膜晶体管的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171020 |