CN109860108A - Cmos薄膜晶体管及其制作方法和阵列基板 - Google Patents

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Abstract

本发明提供了CMOS薄膜晶体管及其制作方法和阵列基板。制作CMOS薄膜晶体管的方法包括：在衬底上形成半导体层，半导体层同层间隔设置的包括N型区域和P型区域，其中，N型区域依次划分为第一区、第二区、第三区、第四区和第五区，用于形成N型薄膜晶体管，P型区域依次划分为第六区、第七区和第八区，用于形成P型薄膜晶体管；对第一区和第五区进行第一N型离子掺杂；对N型区域进行第一P型离子掺杂；对N型区域和P型区域进行第二P型离子掺杂；对第一区、第二区、第四区、第五区、第六区和第八区进行第二N型离子掺杂；对第六区和第八区进行第三P型离子掺杂，其中，第一N型离子掺杂和第一P型离子掺杂是通过同一个半色调掩膜板进行的。由此，可缩短制作工艺时长，降低制作成本。

Description

CMOS薄膜晶体管及其制作方法和阵列基板
技术领域
本发明涉及显示技术领域，具体的，涉及CMOS薄膜晶体管及其制作方法和阵列基板。
背景技术
TFT-LCD现有的CMOS(互补金属氧化物半导体)产品，需在阵列基板(Array基板)的制作工艺中通过多次沟道掺杂(P型离子掺杂或N型离子掺杂)来形成MOS管(场效应管)，但是因PMOS(P型金属-氧化物-半导体)与NMOS(N型金属-氧化物-半导体)的设计及工作原理上的差异，需在Array工艺中先后进行多次掺杂(Doping)工艺，包括：沟道掺杂(ChannelDoping)、阈值电压掺杂(Vth Doping)、N+Doping、轻掺杂漏结构(LDD Doping)及P+Doping，工艺流程复杂，所需工艺时间较长，成本较高。
因此，关于CMOS薄膜晶体管的研究有待深入。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种具有简化工艺流程、缩短制作工艺时长或降低制作成本等优点的制作CMOS薄膜晶体管的方法。
在本发明的一个方面，本发明提供了一种制作CMOS薄膜晶体管的方法。根据本发明的实施例，所述制作CMOS薄膜晶体管的方法包括：
步骤1、在衬底上形成半导体层，所述半导体层包括同层间隔设置的N型区域和P型区域，其中，
所述N型区域依次划分为第一区、第二区、第三区、第四区和第五区，用于形成N型薄膜晶体管，其中，所述第一区用于形成第一重掺杂漏极区，所述第二区和所述第四区用于形成轻掺杂漏极区，所述第三区用于形成第一栅极内侧区，所述第五区用于形成第一重掺杂源极区，
所述P型区域依次划分为第六区、第七区和第八区，用于形成P型薄膜晶体管，其中，所述第六区用于形成第二重掺杂漏极区，所述第七区用于形成第二栅极内侧区，所述第八区用于形成第二重掺杂源极区；
步骤2、对所述第一区和所述第五区进行第一N型离子掺杂；
步骤3、对所述N型区域进行第一P型离子掺杂；
步骤4、对步骤3获得的产品中的所述N型区域和所述P型区域进行第二P型离子掺杂；
步骤5、对步骤4获得的产品中的所述第一区、所述第二区、所述第四区、所述第五区、所述第六区和所述第八区进行第二N型离子掺杂；
步骤6、对步骤5获得的产品中的所述第六区和所述第八区进行第三P型离子掺杂，其中，所述第一N型离子掺杂和所述第一P型离子掺杂是通过同一个半色调掩膜板进行的。
由此，通过调整现有技术中上述多个步骤中的掺杂顺序，并通过同一个半色调掩模板实现第一N型离子掺杂和第一P型离子掺杂两个掺杂步骤，可以减少一道MASK工艺，进而缩短制作工艺时长，降低制作成本，而且依然可以保证CMOS薄膜晶体管良好的特性和使用性能。
根据本发明的实施例，所述第一N型离子掺杂和所述第一P型离子掺杂的步骤包括：利用所述半色调掩膜板在所述半导体层的上表面上形成第一图案化光刻胶层，所述第一图案化光刻胶层包括第一层和第二层，所述第一层覆盖在所述P型区域的表面上，所述第二层覆盖在所述第二区、所述第三区和所述第四区的表面上，其中，所述第二层的厚度小于所述第一层的厚度；对暴露的所述第一区和所述第五区进行所述第一N型离子掺杂；去除所述第二层，并将所述第一层减薄，以便得到第二图案化光刻胶层，所述第二图案化光刻胶层覆盖在所述P型区域的表面上；对暴露的所述N型区域进行所述第一P型离子掺杂；去除所述第二图案化光刻胶层。
根据本发明的实施例，通过灰化工艺去除所述第二层，并将所述第一层减薄，以便得到所述第二图案化光刻胶层。
根据本发明的实施例，所述第二层的厚度为所述第一层的厚度的30％～70％。
根据本发明的实施例，所述第一层的厚度为1～2.5微米，所述第二层的厚度为0.5～1.75微米，所述灰化的时间为10-40秒。
根据本发明的实施例，所述第二图案化光刻胶层的厚度为所述第一层的厚度的30％～70％。
根据本发明的实施例，在所述第二P型离子掺杂之后，所述第二N型离子掺杂之前，进一步包括：在所述N型区域和所述P型区域的表面上形成栅绝缘层；在所述栅绝缘层的表面上形成第一栅极和第二栅极，其中，所述第一栅极在所述衬底上的正投影与所述第三区在所述衬底上的正投影重叠，所述第二栅极在所述衬底上的正投影与所述第七区在所述衬底上的正投影重叠，所述第二N型离子掺杂是以所述第一栅极和所述第二栅极为掩膜板进行的。
根据本发明的实施例，进行所述第三P型离子掺杂的步骤包括：在所述N形区域对应的栅绝缘层的表面上形成第三图案化光刻胶层，所述第三图案化光刻胶层覆盖所述第一栅极，并以所述第三图案化光刻胶层和所述第二栅极为掩膜板对所述第六区和所述第八区进行所述第三P型离子掺杂。
根据本发明的实施例，所述半导体层为多晶硅层。
在本发明的另一方面，本发明提供了一种CMOS薄膜晶体管。根据本发明的实施例，所述CMOS薄膜晶体管是由前面制作所述CMOS薄膜晶体管的方法制作得到的。由此，该CMOS薄膜晶体管的制作周期短，制作成本低，且依然具有良好的特性和使用性能。本领域技术人员可以理解，该CMOS薄膜晶体管具有前面所述的制作CMOS薄膜晶体管的方法的所有特征和优点，在此不再过多赘述。
根据本发明的实施例，所述CMOS薄膜晶体管包括N型薄膜晶体管和P型薄膜晶体管，其中，所述N型薄膜晶体管包括第一重掺杂漏极区、轻掺杂漏极区、第一栅极内侧区和第一重掺杂源极区，其中，所述第一栅极内侧区在衬底上的正投影与第一栅极在所述衬底上的正投影重叠，所述轻掺杂漏极区设置在所述第一栅极内侧区相对的两端，所述第一重掺杂漏极区设置在所述轻掺杂漏极区远离所述第一栅极内侧区的一端，所述第一重掺杂源极区设置在所述轻掺杂漏极区远离所述第一栅极内侧区的另一端；所述P型薄膜晶体管包括第二重掺杂漏极区、第二栅极内侧区和第二重掺杂源极区，其中，所述第二栅极内侧区在所述衬底上的正投影与第二栅极在所述衬底上的正投影重叠，所述第二重掺杂漏极区和所述第二重掺杂源极区分别设置在所述第二栅极内侧区相对的两端。
在本发明的又一方面，本发明提供了一种阵列基板。根据本发明的实施例，所述阵列基板包括前面所述的CMOS薄膜晶体管。由此，在保证阵列基板良好的特性和使用性能的基础上，该阵列基板的制作工艺时长较短，进而降低阵列基板的制作成本，提高市场竞争力。本领域技术人员可以理解，该阵列基板具有前面所述CMOS薄膜晶体管的所有特征和优点，在此不再过多赘述。
附图说明
图1是本发明一个实施例中制作CMOS薄膜晶体管的方法流程图。
图2是本发明另一个实施例中制作CMOS薄膜晶体管的结构流程图。
图3是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图4是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图5是本发明又一个实施例中制作CMOS薄膜晶体管的方法流程图。
图6是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图7是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图8是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图9是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图10是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图11是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图12是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图13是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图14是本发明又一个实施例中制作CMOS薄膜晶体管的结构流程图。
图15是本发明又一个实施例中CMOS薄膜晶体管的结构示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。
在本发明的一个方面，本发明提供了一种制作CMOS薄膜晶体管的方法。根据本发明的实施例，参照图1，制作CMOS薄膜晶体管的方法包括：
步骤1、在衬底10上形成半导体层，半导体层包括同层间隔设置的N型区域20和P型区域30，其中，参照图2，N型区域20依次划分为第一区21、第二区22、第三区23、第四区24和第五区25，N型区域20用于形成N型薄膜晶体管，其中，第一区用于形成第一重掺杂漏极区，第二区和第四区用于形成轻掺杂漏极区，第三区用于形成第一栅极内侧区，第五区用于形成第一重掺杂源极区；P型区域30依次划分为第六区36、第七区37和第八区38，P型区域30用于形成P型薄膜晶体管，其中，第六区用于形成第二重掺杂漏极区，第七区用于形成第二栅极内侧区，第八区用于形成第二重掺杂源极区。
为了便于理解本技术方案，下面对上述各掺杂区进行简单描述一下：
第一重掺杂漏极区和第一重掺杂源极区分别用于与N型薄膜晶体管的漏极和源极电连接，通过高浓度的N型离子(比如磷离子)掺杂，为N型薄膜晶体管的导通提供大量的自由电子，该区域其电阻较小，可等同于导体；
在轻掺杂漏极区中，通过低浓度的掺杂来改善热载流子效应，其原理为是以较低的剂量(与重掺杂源漏极区域相比)注入第二区和第四区，其注入的离子剂量介于重掺杂源漏极区与栅极内侧区的掺杂量之间，从而形成一定的浓度缓冲区，从而降低漏极端边缘电场梯度和热载流子效应，进而降低N型薄膜晶体管的漏电流；
第一栅极内侧区和第二栅极内侧区用于控制半导体层的导通与否，其中，当对N型薄膜晶体管施加正压时，轻掺杂漏极区中的部分自由电子转移到第一栅极内侧区的半导体(半导体可为多晶硅)的表面，使得N型薄膜晶体管的半导体层处于导通状态，对N型薄膜晶体管施加负压或不施加电压时，轻掺杂漏极区中的电子不会向到第一栅极内侧区中转移，第一栅极内侧区中的电阻很大，使得N型薄膜晶体管的半导体层处于关闭状态；当对P型薄膜晶体管施加负压时，轻掺杂漏极区中的部分空穴转移到第二栅极内侧区中，使得P型薄膜晶体管的半导体层处于导通状态，对P型薄膜晶体管施加正压或不施加电压时，轻掺杂漏极区中的空穴不会向到第二栅极内侧区中转移，第一栅极内侧区中的电阻很大，使得P型薄膜晶体管的半导体层处于关闭状态；
第二重掺杂漏极区和第二重掺杂源极区分别用于与P型薄膜晶体管的漏极和源极电连接，通过高浓度的P型离子(比如硼离子)掺杂，为P型薄膜晶体管的导通提供大量的空穴，该区域其电阻较小，可等同于导体。根据本发明的实施例，形成衬底的材料没有限制要求，本领域技术人员可以根据实际需求灵活选择。在本发明的一些实施例中，形成衬底的材料包括但不限于聚合物衬底或玻璃衬底。
根据本发明的实施例，为保证CMOS薄膜晶体管的良好特性，半导体层为多晶硅层。由此，半导体的载流子较大，电学特性较佳。根据本发明的实施例，形成半导体层方法也没有限制要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，形成半导体层(以多晶硅层为例)的方法为：通过化学气相沉积法(比如等离子体增强化学气相沉积法)在衬底上形成非晶硅(a-Si)层，之后通过准分子激光退火(ELA)使得非晶硅形成多晶硅，进而得到多晶硅层。
步骤2、对第一区21和第五区25进行第一N型离子掺杂(N+Doping)，结构示意图参照图3。由此，通过第一N型离子掺杂，可为N-TFT MOS管(对应N型区域)提供较好的欧姆接触和低的串联电阻。
根据本发明的实施例，第一N型离子掺杂的掺杂浓度和能量没有限制要求，本领域技术人员根据实际情况灵活选择即可。在本发明的一些实施例中，第一N型离子掺杂的浓度1E14～8E14，能量为10kEV～60kEV。
步骤3、对步骤2获得的产品中的N型区域20(包括第一区至第五区)进行第一P型离子掺杂(Vth Doping)，结构示意图参照图4。由此，通过第一P型离子掺杂，为N型薄膜晶体管(N-TFT MOS管，对应P型区域)提供较好的欧姆接触和低的串联电阻。
根据本发明的实施例，第一P型离子掺杂的掺杂浓度和能量没有限制要求，本领域技术人员根据实际情况灵活选择即可。在本发明的一些实施例中，第一P型离子掺杂的浓度1E14～8E14，能量为10kEV～60kEV。
根据本发明的实施例，第一N型离子掺杂和第一P型离子掺杂是通过同一个半色调掩膜板进行的，参照图5，其具体步骤包括：
S100：利用半色调掩膜板在半导体层的上表面上形成第一图案化光刻胶层，第一图案化光刻胶层包括第一层41和第二层42，第一层41覆盖在P型区域30的表面上，第二层42覆盖在第二区22、第三区23和第四区24的表面上，其中，第二层42的厚度小于第一层41的厚度，结构示意图参照图6。
根据本发明的实施例，第二层的厚度为第一层厚度的30％～70％，比如，30％、35％、40％、50％、55％、60％、65％或70％。由此，不仅可以使得第二层有效阻挡掺杂的离子进入第二区22、第三区23和第四区24中，而且可以保证在后续工艺中，既可保证第二层的有效去除，也可保证减薄后的第一层不会太薄，以免在进行第一P型离子掺杂时离子进入P型区域，影响CMOS薄膜晶体管的特性。
在本发明的实施例中，第一层和第二层的具体厚度没有特殊要求，本领域技术人员可以根据离子掺杂的剂量和能量等实际情况灵活设计，在一些实例中，第一层的厚度为1.5微米，第二层的厚度为0.75微米。
根据本发明的实施例，利用半色调掩膜板50形成第一图案化光刻胶层的方法没有限制要求，本领域技术人员可以根据实际需要灵活选择常规技术手段进行实施，具体的：
在本发明的一些实施例中，首先在半导体层上形成正性光刻胶层40，利用半色调掩膜板50对正性光刻胶层40进行曝光，其中，半色调掩膜板50中的全曝光区51对应第一区21和第五区25表面上覆盖的正性光刻胶层40设置，半色调掩膜板50中的半曝光区52对应第二区22、第三区23和第四区24表面上覆盖的正性光刻胶层40设置，半色调掩膜板50中的不曝光区53对应P型区域30表面上覆盖的正性光刻胶层40设置，结构示意图参照图7，之后通过曝光显影之后，得到图6所示的包括厚度不等的第一层41和第二层42的第一图案化光刻胶层。
在本发明的另一些实施例中，首先在半导体层上形成负性光刻胶层，利用半色调掩膜板对负性光刻胶层进行曝光，其中，半色调掩膜板中的不曝光区对应第一区21和第五区25表面上覆盖的负性光刻胶层设置，半色调掩膜板中的半曝光区52对应第二区22、第三区23和第四区24表面上覆盖的负性光刻胶层设置，半色调掩膜板中的全曝光区对应P型区域30表面上覆盖的正性光刻胶层设置(图中未示出)，之后通过曝光显影之后，得到图6所示的包括厚度不等的第一层41和第二层42的第一图案化光刻胶层。
S200：对暴露的第一区21和第五区25进行第一N型离子掺杂，结构示意图参照图8。
根据本发明的实施例，此处进行的第一N型离子掺杂与前面步骤2中的第一N型离子掺杂要求一致，在此不再过多的赘述。
S300：去除第二层42，并将第一层41减薄，以便得到第二图案化光刻胶层43，第二图案化光刻胶层43覆盖在P型区域30的表面上，结构示意图参照图9。
根据本发明的实施例，第二图案化光刻胶层的厚度为第一层的厚度的30％～70％，比如，30％、35％、40％、50％、55％、60％、65％或70％。由此，第一层减薄后得到的第二图案化光刻胶层不会太薄，进而在进行第一P型离子掺杂时有效阻挡离子进入P型区域，影响CMOS薄膜晶体管的特性。
根据本发明的实施例，为了较好的控制第二层的去除，以及第一层的减薄，通过灰化(Ashing)工艺去除第二层42，并将第一层41减薄，以便得到第二图案化光刻胶层43，具体的，通过在灰化工艺中使用O2气体对第二图案化光刻胶层进行灰化处理，并对灰化的时间精准控制，以便有效的去除第一层的光刻胶(PR)，并保留一定厚度的第二层的光刻胶，即得到具有该厚度的第二图案化光刻胶层43，且保证第二图案化光刻胶层在后续进行第一P型离子掺杂时能够阻挡离子掺杂到P型区域中。
根据本发明的实施例，本领域技术人员可以根据第一层和第二层的具体厚度，在本发明的一些实施例中，第一层的厚度为1～2.5微米(比如1微米、1.2微米、1.4微米、1.6微米、1.8微米、2.0微米、2.2微米、2.3微米、2.5微米)，第二层的厚度为0.5～1.75微米(比如0.5微米、0.7微米、0.9微米、1.0微米、1.1微米、1.3微米、1.5微米、1.6微米、1.75微米)，灰化的时间为10-40秒，比如10秒、15秒、20秒、25秒、30秒、35秒或40秒。由此，本领域技术人员可以根据第一层和第二层的具体厚度等实际情况灵活设定灰化时间，以保证在有效去除第二层的同时，得到适宜厚度的第二图案化光刻胶层。
S400：对暴露的整个N型区域20进行第一P型离子掺杂，结构示意图参照图10。
根据本发明的实施例，此处进行的第一P型离子掺杂与前面步骤3中的第一P型离子掺杂要求一致，在此不再过多的赘述。
S500：去除第二图案化光刻胶层43，结构示意图参照图4。
根据本发明的实施例，第二图案化光刻胶层的去除方法没有特殊要求，本领域技术人员可以根据实际灵活选择。在本发明的实施例中，可以采用灰化工艺去除第二图案化光刻胶层，也可以根据第二图案化光刻胶层的具体光刻胶种类采用相应的显影液，以便有效完全的去除第二图案化光刻胶层，且不影响到半导体层的性能。
步骤4、对步骤3获得的产品中的N型区域20和P型区域30进行第二P型离子掺杂(Channel Doping)，结构示意图参照图11。由此，通过第一P型离子掺杂和第二P型离子掺杂两步骤的掺杂，使得半导体层中掺杂离子注入量的产生差异，以此来调节CMOS薄膜晶体管的阈值电压。
根据本发明的实施例，第二P型离子掺杂的掺杂浓度和能量也没有限制要求，本领域技术人员根据实际情况灵活选择即可。在本发明的一些实施例中，第二P型离子掺杂的浓度为1E14～8E14，能量为10kEV～60kEV。
步骤5、对步骤4获得的产品中的第一区21、第二区22、第四区24、第五区25、第六区36和第八区38进行第二N型离子掺杂(LDD Doping)，结构示意图参照图12。由此，通过第二N型离子掺杂，为CMOS薄膜晶体管提供较好的欧姆接触和低的串联电阻。
根据本发明的实施例，第二N型离子掺杂的掺杂浓度和能量也没有限制要求，本领域技术人员根据实际情况灵活选择即可。在本发明的一些实施例中，第二N型离子掺杂的浓度为1E14～8E14，能量为10kEV～60kEV。
根据本发明的实施例，在保证CMOS薄膜晶体管的良好特性的前提下，为了缩减工艺流程，节省成本，参照图12和图13，在第二P型离子掺杂之后，第二N型离子掺杂之前，进一步包括：在N型区域20和P型区域30的表面上形成栅绝缘层60；在栅绝缘层60的表面上形成第一栅极71和第二栅极72，其中，第一栅极71在衬底10上的正投影与第三区23在衬底10上的正投影重叠，第二栅极72在衬底10上的正投影与第七区37在衬底10上的正投影重叠，其中，第二N型离子掺杂是以第一栅极和第二栅极为掩膜板进行的。由此，以第一栅极和第二栅极为掩膜板进行离子掺杂，进而可以节省一张掩膜板，还可以缩短工艺时长。
根据本发明的实施例，形成栅绝缘层的方法和材料均没有限制要求，本领域技术人员可以采用现有技术中任一种可行的方法。在本发明的一些实施例中，形成产绝缘层的方法包括但不限于化学气相沉积(比如等离子体增强化学的气相沉积法)或物理气相沉积(比如磁控溅射)等方法；形成栅绝缘层的材料包括但不限于氧化硅、氮化硅、氮氧化硅、有机绝缘材料等。由此，制作的栅绝缘层的使用性能良好，且制作工艺成熟，易于工业化生产。
根据本发明的实施例，形成第一栅极和第二栅极的方法和材料也没有限制要求，本领域技术人员可以根据实际情况灵活选择。在本发明的一些实施例中，形成第一栅极和第二栅极的步骤包括：现在栅绝缘层的表面上沉积形成一层栅极金属层，然后通过刻蚀工艺即可得到第一栅极和第二栅极；形成第一栅极和第二栅极的材料包括但不限于镍、钨、钼、铬、镍锰合金、镍铬合金、镍钼铁合金、钨钼合金等材料。由此，上述材料制作的第一栅极和第二栅极具有良好的特性。
步骤6、对步骤5获得的产品中的第六区36和第八区38进行第三P型离子掺杂(P+Doping)，结构示意图参照图14，得到N型薄膜晶体管(N-TFT MOS管，对应N型区域)和P型薄膜晶体管(P-TFT MOS管，对应P型区域)，即得到CMOS薄膜晶体管。由此，通过第三P型离子掺杂，可为P-TFT MOS管提供较好的欧姆接触和低的串联电阻。
根据本发明的实施例，第三型离子掺杂的掺杂浓度和能量也没有限制要求，本领域技术人员根据实际情况灵活选择即可。在本发明的一些实施例中，第三型离子掺杂的浓度为1E14～8E14，能量为10kEV～60kEV。
根据本发明的实施例，进行所述第三P型离子掺杂的步骤包括：在栅绝缘层60远离衬底的表面上形成光刻胶层，然后通过曝光显影得到图14中所示的第三图案化光刻胶层80，即在N形区域20对应的栅绝缘层60的表面上形成第三图案化光刻胶层80，且第三图案化光刻胶层80覆盖第一栅极71，并以第三图案化光刻胶层80和第二栅极72为掩膜板对第六区36和第八区38进行所述第三P型离子掺杂。当然，本领域技术人员可以理解，之后还包括去除第三图案化光刻胶层80的步骤，其中去除的具体方法没有特殊要求，可以通过灰化工艺去除，也可以通过显影液去除，本领域技术人员根据实际需求灵活选择即可。
由根据本发明的实施例，在上述制作工艺中，通过调整现有技术中上述多个步骤中的掺杂顺序，并通过同一个半色调掩模板实现第一N型离子掺杂和第一P型离子掺杂两个掺杂步骤，可以减少一道MASK工艺，进而缩短制作工艺时长，降低制作成本，而且依然可以保证CMOS薄膜晶体管良好的特性和使用性能；此外，第一N型离子掺杂(N+Doping)工艺在栅绝缘层(GI层)形成之前进行，相比第一N型离子掺杂(N+Doping)工艺在栅绝缘层形成之后进行的方案，没有栅绝缘层的阻挡(若第一N型离子掺杂(N+Doping)工艺在栅绝缘层形成之后进行，在掺杂的离子被加速注入时，大部分离子因受到阻挡残留在GI层，注入效果相对较差)，需注入离子的剂量和能量较低，如此，不仅可以避免原料的浪费，降低成本，而且还可以延缓设备的老化。
根据本发明的实施例，相比与上述五个离子掺杂步骤中其他任两个步骤结合使用半色调掩膜板，本发明中的第一N型离子掺杂和第一P型离子掺杂采用同一个半色调掩膜板，更易于实施，且工艺兼容性更佳(比如，第二N型离子掺杂是以第一栅极和第二栅极为掩膜板，第三P型离子掺杂的步骤与其他任一个离子掺杂步骤都不便于采用半色调掩膜板进行掺杂，第二P型离子掺杂是对N型区域和P区域都进行了离子掺杂，无需使用掩膜板)，不仅可以缩短CMOS薄膜晶体管的制作流程，还可降低CMOS薄膜晶体管的制作成本，进而提升CMOS薄膜晶体管的制作效率。
根据本发明的实施例，上述N型离子掺杂(包括第一N型离子掺杂和第二N型离子掺杂)中离子的具体种类没有限制要求，本领域技术人员根据实际需求灵活选择即可，比如可以为磷离子、砷离子；上述P型离子掺杂(包括第一P型离子掺杂、第二P型离子掺杂和第三P型离子掺杂)中离子的具体种类也没有限制要求，本领域技术人员根据实际需求灵活选择即可，比如可以为硼离子、铝离子。
根据本发明的实施例，上述N型离子掺杂和P型离子掺杂的具体方法也没有限制要求，本领域技术人员可以采用任意一种可行的方法，比如可以为离子注入。由此，工艺成熟，易于制作。
本领域技术人员可以理解，CMOS薄膜晶体管的制作工艺中除了上述的N型离子掺杂和P型离子掺杂工艺，还包括常规CMOS薄膜晶体管中其他必备结构的制作的工艺，比如遮光层、缓冲层、过孔、源漏极等结构的制作工艺。
在本发明的另一方面，本发明提供了一种CMOS薄膜晶体管。根据本发明的实施例，所述CMOS薄膜晶体管是由前面制作所述CMOS薄膜晶体管的方法制作得到的。由此，该CMOS薄膜晶体管的制作周期短，制作成本低，且依然具有良好的特性和使用性能。本领域技术人员可以理解，该CMOS薄膜晶体管具有前面所述的制作CMOS薄膜晶体管的方法的所有特征和优点，在此不再过多赘述。
根据本发明的实施例，CMOS薄膜晶体管包括N型薄膜晶体管和P型薄膜晶体管，具体的：参照图15，N型薄膜晶体管包括第一重掺杂漏极区110、轻掺杂漏极区120、第一栅极内侧区130和第一重掺杂源极区140，其中，第一栅极内侧区130在衬底10上的正投影与第一栅极71在衬底10上的正投影重叠，轻掺杂漏极区120设置在第一栅极内侧区130相对的两端，第一重掺杂漏极区110设置在轻掺杂漏极区120远离第一栅极内侧区130的一端，第一重掺杂源极区140设置在轻掺杂漏极区120远离第一栅极内侧区130的另一端；P型薄膜晶体管包括第二重掺杂漏极区210、第二栅极内侧区220和第二重掺杂源极区230，其中，第二栅极内侧区220在衬底10上的正投影与第二栅极72在衬底10上的正投影重叠，第二重掺杂漏极区210和第二重掺杂源极区230分别设置在第二栅极内侧区220相对的两端。
根据本发明的实施例，该CMOS薄膜晶体管可以利用前面所述的制作方法进行制作，本领域技术人员可以理解，上述的第一重掺杂漏极区110与前面所述的第一区设置位置一致，轻掺杂漏极区120与前面所述的第二区和第四区设置位置一致，第一栅极内侧区130与前面所述的第三区设置位置一致，第一重掺杂源极区140与前面所述的第五区设置位置一致，第二重掺杂漏极区210与前面所述的第六区设置位置一致，第二栅极内侧区220与前面所述的第七区设置位置一致，以及第二重掺杂源极区230与前面所述的第八区设置位置一致。
在本发明的又一方面，本发明提供了一种阵列基板。根据本发明的实施例，所述阵列基板包括前面所述的CMOS薄膜晶体管。由此，在保证阵列基板良好的特性和使用性能的基础上，该阵列基板的制作工艺时长较短，进而降低阵列基板的制作成本，提高市场竞争力。本领域技术人员可以理解，该阵列基板具有前面所述CMOS薄膜晶体管的所有特征和优点，在此不再过多赘述。
本领域技术人员可以理解，上述阵列基板除了包括前面所述的CMOS薄膜晶体管，还包括常规阵列基板中其他必备的结构，比如连接导线、公共电极、像素电极等结构。
在本发明的又一方面，本发明提供了一种显示装置。根据本发明的实施例，所述显示装置包括前面所述的阵列基板。由此，该显示装置的制作时长较短，制作成本低，且具有良好的特性和使用性能，可以大大提升其市场竞争力。本领域技术人员可以理解，该显示装置具有前面所述阵列基板的所有特征和优点，在此不再过多赘述。
根据本发明的实施例，上述显示装置的具体种类没特殊的限制要求，本领域技术人员可以根据实际情况灵活选择，比如，上述显示装置可以为手机、平板电脑、游戏机、具有显示功能的智能设备等显示装置。
本领域技术人员可以理解，上述显示装置除了上述的阵列基板，还包括常规显示装置中所必备的结构或部件，以手机为例。除了上述阵列基板，还包括彩膜基板、触控屏、语音模组、照相模组、CPU处理器等必备的结构或部件。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种制作CMOS薄膜晶体管的方法，其特征在于，包括：
步骤1、在衬底上形成半导体层，所述半导体层包括同层间隔设置的N型区域和P型区域，其中，
所述N型区域依次划分为第一区、第二区、第三区、第四区和第五区，用于形成N型薄膜晶体管，其中，所述第一区用于形成第一重掺杂漏极区，所述第二区和所述第四区用于形成轻掺杂漏极区，所述第三区用于形成第一栅极内侧区，所述第五区用于形成第一重掺杂源极区，
所述P型区域依次划分为第六区、第七区和第八区，用于形成P型薄膜晶体管，其中，所述第六区用于形成第二重掺杂漏极区，所述第七区用于形成第二栅极内侧区，所述第八区用于形成第二重掺杂源极区；
步骤2、对所述第一区和所述第五区进行第一N型离子掺杂；
步骤3、对所述N型区域进行第一P型离子掺杂；
步骤4、对步骤3获得的产品中的所述N型区域和所述P型区域进行第二P型离子掺杂；
步骤5、对步骤4获得的产品中的所述第一区、所述第二区、所述第四区、所述第五区、所述第六区和所述第八区进行第二N型离子掺杂；
步骤6、对步骤5获得的产品中的所述第六区和所述第八区进行第三P型离子掺杂，
其中，所述第一N型离子掺杂和所述第一P型离子掺杂是通过同一个半色调掩膜板进行的。
2.根据权利要求1所述的方法，其特征在于，所述第一N型离子掺杂和所述第一P型离子掺杂的步骤包括：
利用所述半色调掩膜板在所述半导体层的上表面上形成第一图案化光刻胶层，所述第一图案化光刻胶层包括第一层和第二层，所述第一层覆盖在所述P型区域的表面上，所述第二层覆盖在所述第二区、所述第三区和所述第四区的表面上，其中，所述第二层的厚度小于所述第一层的厚度；
对暴露的所述第一区和所述第五区进行所述第一N型离子掺杂；
去除所述第二层，并将所述第一层减薄，以便得到第二图案化光刻胶层，所述第二图案化光刻胶层覆盖在所述P型区域的表面上；
对暴露的所述N型区域进行所述第一P型离子掺杂；
去除所述第二图案化光刻胶层。
3.根据权利要求2所述的方法，其特征在于，通过灰化工艺去除所述第二层，并将所述第一层减薄，以便得到所述第二图案化光刻胶层。
4.根据权利要求2所述的方法，其特征在于，所述第二层的厚度为所述第一层的厚度的30％～70％。
5.根据权利要求4所述的方法，其特征在于，所述第一层的厚度为1～2.5微米，所述第二层的厚度为0.5～1.75微米，所述灰化的时间为10-40秒。
6.根据权利要求2所述的方法，其特征在于，所述第二图案化光刻胶层的厚度为所述第一层的厚度的30％～70％。
7.根据权利要求1所述的方法，其特征在于，在所述第二P型离子掺杂之后，所述第二N型离子掺杂之前，进一步包括：
在所述N型区域和所述P型区域的表面上形成栅绝缘层；
在所述栅绝缘层的表面上形成第一栅极和第二栅极，其中，所述第一栅极在所述衬底上的正投影与所述第三区在所述衬底上的正投影重叠，所述第二栅极在所述衬底上的正投影与所述第七区在所述衬底上的正投影重叠，
其中，所述第二N型离子掺杂是以所述第一栅极和所述第二栅极为掩膜板进行的。
8.根据权利要求7所述的方法，其特征在于，进行所述第三P型离子掺杂的步骤包括：
在所述N形区域对应的栅绝缘层的表面上形成第三图案化光刻胶层，所述第三图案化光刻胶层覆盖所述第一栅极，并以所述第三图案化光刻胶层和所述第二栅极为掩膜板对所述第六区和所述第八区进行所述第三P型离子掺杂。
9.根据权利要求1所述的方法，其特征在于，所述半导体层为多晶硅层。
10.一种CMOS薄膜晶体管，其特征在于，是由权利要求1～9所述的方法制作得到的。
11.根据权利要求10所述的CMOS薄膜晶体管，其特征在于，包括N型薄膜晶体管和P型薄膜晶体管，其中，
所述N型薄膜晶体管包括第一重掺杂漏极区、轻掺杂漏极区、第一栅极内侧区和第一重掺杂源极区，其中，所述第一栅极内侧区在衬底上的正投影与第一栅极在所述衬底上的正投影重叠，所述轻掺杂漏极区设置在所述第一栅极内侧区相对的两端，所述第一重掺杂漏极区设置在所述轻掺杂漏极区远离所述第一栅极内侧区的一端，所述第一重掺杂源极区设置在所述轻掺杂漏极区远离所述第一栅极内侧区的另一端；
所述P型薄膜晶体管包括第二重掺杂漏极区、第二栅极内侧区和第二重掺杂源极区，其中，所述第二栅极内侧区在所述衬底上的正投影与第二栅极在所述衬底上的正投影重叠，所述第二重掺杂漏极区和所述第二重掺杂源极区分别设置在所述第二栅极内侧区相对的两端。
12.一种阵列基板，其特征在于，包括权利要求10或11所述的CMOS薄膜晶体管。
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