CN104241139B - 制作薄膜晶体管的方法及薄膜晶体管 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 69
- 229920005591 polysilicon Polymers 0.000 claims abstract description 66
- 238000005530 etching Methods 0.000 claims abstract description 56
- 238000001259 photo etching Methods 0.000 claims abstract description 51
- 239000010408 film Substances 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 42
- 230000008569 process Effects 0.000 claims abstract description 38
- 239000003795 chemical substances by application Substances 0.000 claims description 44
- 238000001312 dry etching Methods 0.000 claims description 32
- 238000001039 wet etching Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 7
- 230000000717 retained effect Effects 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 238000012545 processing Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 46
- 238000004380 ashing Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Drying Of Semiconductors (AREA)
Abstract
本发明公开了一种制作低温多晶硅薄膜晶体管的方法及低温多晶硅薄膜晶体管。该方法包括：利用光刻胶图案对栅极金属层进行刻蚀操作，形成栅极中间图案，所述栅极中间图案的尺寸大于栅极目标图案的尺寸；利用所述光刻胶图案进行遮挡，在多晶硅层形成n+区；采用干法刻蚀工艺去除所述栅极中间图案相对于所述栅极目标图案的多余部分，得到所述栅极目标图案；利用所述栅极目标图案进行遮挡，在所述多晶硅层中形成n‑区。本发明制作的薄膜晶体管的n‑区的精度可以满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化了LTPS TFF的制作工艺流程。
Description
技术领域
本发明涉及薄膜晶体管，特别是一种制作低温多晶硅薄膜晶体管的方法及低温多晶硅薄膜晶体管。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFTLCD)可分为多晶硅与非晶硅，两者的差异在于电晶体特性不同。多晶硅的分子结构在一颗晶粒中的排列状态是整齐而有方向性的，因此多晶硅的电子移动率比排列杂乱的非晶硅的电子移动率更高，因此得到了较为广泛的应用。
多晶硅主要包含高温多晶硅与低温多晶硅二种产品。
低温多晶硅制作的TFT分为N型和P型两种类型，其中N型低温多晶硅TFT需要设置一个低掺杂型漏极(Lightly Drain Doping，LDD)来降低源漏极之间的漏电流，也就是说在进行源极和漏极的重掺杂之前，先用分子量较大的离子进行浅结注入。
如图1所示，为现有的一种顶栅型LTPS TFT的结构示意图，其中包括：
栅极图案101；
源极102；
漏极103；和
半导体区104。
而该半导体区分为3个部分，分别为：n+区1041，n-区(即LDD区)1042以及沟道区1043。
其中n-区(即LDD区)1042和n+区1041这两个区域都是进行N型离子注入，只是注入的量不同。相比较而言，n-区(即LDD区)1042的掺杂浓度低于n+区1041的掺杂浓度，相当于在原漏极和沟道之间串连了一个电阻，以降低沟道的水平电场，抑制漏电流。
但n-区1042的宽度是TFT关态电流设计的关键指标，n-区1042的宽度过小，则会失去抑制漏电流的作用，而n-区1042的宽度过大，则会降低TFT的开态电流，还会增加器件功耗。
应当理解的是，上述的LDD区的设置可以设置一个，也可以设置两个，如当LTPSTFT用作像素开关，则需要设计如图1所示的两个LDD结构，而当LTPS TFT用作周边开关元件，则只需要在漏极一侧设置LDD结构即可。
然而，现有技术并没有较好的方案能够较好地控制LDD结构的尺寸。
发明内容
本发明实施例的目的在于提供一种制作低温多晶硅薄膜晶体管的方法及低温多晶硅薄膜晶体管，满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制。
为了实现上述目的，本发明实施例提供了一种制作低温多晶硅薄膜晶体管的方法，包括：
利用光刻胶图案对栅极金属层进行刻蚀操作，形成栅极中间图案，所述栅极中间图案的尺寸大于栅极目标图案的尺寸；
利用所述光刻胶图案进行遮挡，在多晶硅层形成n+区；
采用干法刻蚀工艺去除所述栅极中间图案相对于所述栅极目标图案的多余部分，得到所述栅极目标图案；
利用所述栅极目标图案进行遮挡，在所述多晶硅层中形成n-区。
上述的制作低温多晶硅薄膜晶体管的方法，其中，在形成n+区后，还包括：
对所述光刻胶图案进行灰化操作。
上述的制作低温多晶硅薄膜晶体管的方法，其中，对所述光刻胶图案进行灰化操作后，所述栅极中间图案位于灰化操作后保留的光刻胶图案在所述栅极金属层上的投影内。
上述的制作低温多晶硅薄膜晶体管的方法，其中，所述对所述光刻胶图案进行灰化操作和对所述栅极中间图案进行的干法刻蚀操作在干法刻蚀腔内采用复合刻蚀工艺一并完成。
上述的制作低温多晶硅薄膜晶体管的方法，其中，在形成栅极中间图案之前还包括：
形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层。
上述的制作低温多晶硅薄膜晶体管的方法，其中，利用所述光刻胶图案对所述栅极金属层进行刻蚀操作的过程中使用湿法刻蚀工艺。
为了更好的实现上述目的，本发明实施例还提供了一种根据上述方法制作的低温多晶硅薄膜晶体管，包括：
栅极和多晶硅层；所述多晶硅层包括n+区和n-区。
上述的低温多晶硅薄膜晶体管，还包括：
位于栅极和多晶硅层之间的栅绝缘层；
与多晶硅层的n+区连接的源电极和漏电极。
本发明实施例具有以下的有益效果：
本发明实施例中，在形成LTPS TFF的n+区和n-区时，分别利用定义栅极图案的光刻胶和栅极目标图案作为遮挡物来形成上述的n+区和n-区，由于光刻胶的精度等级可以达到纳米级，而栅极目标图案的精度也可以处于非常高的精度，因此可以使得n-区的精度可以满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化了LTPS TFF的制作工艺流程。
附图说明
图1表示顶栅型LTPS TFT的结构示意图；
图2a表示本发明实施例的一种制作低温多晶硅薄膜晶体管的方法的流程示意图；
图2b表示本发明实施例的另一种制作低温多晶硅薄膜晶体管的方法的流程示意图；
图3表示本发明实施例的制作低温多晶硅薄膜晶体管的方法中尺寸控制的示意图；
图4a-4g表示本发明实施例的一种制作低温多晶硅薄膜晶体管的具体流程图；
图5a-5b表示本发明实施例的另一种制作低温多晶硅薄膜晶体管的部分流程示意图。
具体实施方式
本发明实施例中，在形成LTPS TFF的n+区和n-区时，分别利用定义栅极图案的光刻胶和栅极目标图案作为遮挡物来形成上述的n+区和n-区，由于光刻胶精度和栅极目标图案的精度可控性，因此使得n-区的精度可以满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化LTPS TFF的制作工艺流程。
在对本发明实施例的方法进行详细说明之前，先对本发明实施例涉及到的几个工艺流程进行简单说明，以便于更好的理解本发明实施例。
在半导体制造中，需要用选定的图像、图形或物体对待处理的膜层进行遮挡，以控制刻蚀的作用区域。上述的用于遮挡的具有特定图像的物体称为掩膜版。
随着集成电路制造工艺的飞速发展，45和32nm技术节点已成为近几年的技术热点，作为集成电路制造工艺中最关键的光刻工艺首当其冲成为热点中的焦点。掩膜版作为光刻工艺的其中一个非常重要的因素，其精度也得到了非常巨大的进步。现有的掩膜工艺能够达到纳米级的精度，以满足最小线宽45nm或32nm的制作要求。
刻蚀，是指用化学或物理方法有选择地从膜层去除不需要的部分的过程。刻蚀的基本目的是正确的复制出掩膜图形。刻蚀过程中，保留的光刻胶层(或掩膜层)不会受到腐蚀源显著的侵蚀或刻蚀，可作为掩蔽膜，保护膜层中待保留的部分，而未被光刻胶保护的区域，则被选择性的刻蚀掉。
在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法刻蚀。
干法刻蚀利用气态中产生的等离子体，通过经光刻而开出的光刻胶窗口，与暴露于等离子体中的膜层行物理和化学反应，刻蚀掉膜层上暴露的表面材料。其可以获得极其精确的特征图形，也就是尺寸控制精度极佳。
湿法刻蚀就是用液体化学试剂(如酸、碱和溶剂等)以化学的方式去除膜层表面的材料。在通过湿法腐蚀获得特征图形时，也要通过经光刻开出的掩膜层窗口，腐蚀掉露出的表面材料。
相对于干法刻蚀，湿法刻蚀具有较高的选择比和较高的刻蚀效率。
光刻胶灰化过程中，通过向光刻胶输出等离子化后的氧气，利用其与光刻胶进行化学反应，生成气体后抽出，实现光刻胶的去除。
从以上描述可以发现，光刻胶灰化实际上利用的是干法刻蚀中的化学反应。
在制作低温多晶硅薄膜晶体管的过程中，当某一个部件制作过小时，就没有办法进行弥补，因此考虑到产品的成品率，在制作过程中，对于某一个部件通常都是预留一定的余量，通过多次工艺过程来最终实现尺寸精度较高的部件。
在本发明的一种具体实施例中，制作栅极目标图案分为多次进行，同时利用上述制作栅极目标图案过程中使用的光刻胶图案以及最终形成的栅极目标图案来形成精确的LDD。
本发明实施例的一种制作低温多晶硅薄膜晶体管的方法，如图2a所示，包括：
步骤201a，利用光刻胶图案对栅极金属层进行刻蚀操作，形成栅极中间图案，所述栅极中间图案的尺寸大于栅极目标图案的尺寸；
步骤202a，利用所述光刻胶图案进行遮挡，在多晶硅层形成n+区；
步骤203a，采用干法刻蚀工艺去除所述栅极中间图案相对于所述栅极目标图案的多余部分，得到所述栅极目标图案；
步骤204a，利用所述栅极目标图案进行遮挡，在所述多晶硅层中形成n-区。
本发明实施例中，如图3所示，在形成LTPS TFF的n+区1041和n-区1042时，分别利用定义栅极图案的光刻胶105和栅极目标图案101作为遮挡物来形成上述的n+区和n-区，由于光刻胶的精度等级可以达到纳米级，而栅极目标图案的精度也可以处于非常高的精度，因此可以使得n-区的精度至少可以达到栅极图案的精度，满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化LTPS TFF的制作工艺流程。
结合图3进一步说明如下。
首先利用光刻胶105作为遮挡物来形成n+区，当半导体区域的尺寸D1已经定义好的情况下，由于光刻胶工艺的高精度，因此D2可以精确控制，使得n+区1041的尺寸((D1-D2)/2)可以实现精确的控制，相当于n-区1042的靠近n+区1041的边缘可以实现非常精确的控制。
而n区1043的尺寸D3和栅极图案101的尺寸相同，也就是说，n区1043的尺寸可以达到和栅极图案一样的精度，从图3可以发现，当n区1043可以实现精确控制时，则n-区1042的靠近n区1043的边缘也实现了非常精确的控制。
因此，由于n-区1042的两个边缘都可以实现非常精确的控制，因此利用本发明实施例的方法制作的TFT中，其n-区的精度能够满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化了LTPS TFF的制作工艺流程。
从另一个角度解释如下。可以发现，LDD结构尺寸的精确控制取决于两个因素，一个是光刻胶105的尺寸控制，另一个是栅极目标图案101的尺寸。本发明实施例中，为了既保证栅极目标图案的成品率和精度，同时还考虑到n-区外围位置的精确控制，对于栅极目标图案的制作分为两次制作，首先制作栅极中间图案，在制作过程中利用制作栅极中间图案的光刻胶图案来实现对n-区1042的外围的位置的精确控制。而基于该栅极中间图案形成栅极目标图案的过程中使用精度较高干法刻蚀工艺，进而实现了n-区1042的内围的位置的精确控制。
从以上描述可以发现，本发明实施例中，在刻蚀过程中，由于干刻工艺兼具离子物理轰击和化学反应两方面的特性，在反应的过程中，一边与金属表面的光刻胶发生灰化反应，一边与已经暴漏在外面的金属发生反应，最终达到同时刻蚀掉部分光刻胶和金属的目的，得到栅极目标图案。
由于在干法刻蚀的过程中，栅极金属的去除和光刻胶之间去除大致成一定比例，因此当光刻胶尺寸较大时，仅仅通过干法刻蚀或者会导致保留的光刻胶尺寸过大，影响离子的注入，或者会导致刻蚀掉的栅极金属过多，栅极目标图案的尺寸过小。为了解决上述的问题，在本发明的具体实施例中，在形成n+区后，还包括：对所述光刻胶图案进行灰化操作。
通过灰化操作之后，即可使得需要去除的光刻胶和需要去除的栅极金属大致成一定比例，从而通过一次干法刻蚀即可去除掉光刻胶和需要去除的栅极金属。
在光刻胶灰化工艺中，通常使用氧气作为灰化工艺的主要反应气体，但氧气容易与金属发生氧化反应，生成金属氧化物，而金属氧化物在后续的干法刻蚀工艺中很难被刻蚀掉。为了提高刻蚀效果，本发明具体实施例中，控制灰化工艺后的光刻胶的尺寸略大于栅极中间图案的尺寸，以阻挡氧气作用于栅极中间图案，减少金属氧化物的生成。
也就是说，在本发明具体实施例中，在形成n+区后，先对所述光刻胶图案进行灰化操作，所述栅极中间图案位于灰化操作后保留的光刻胶图案在所述栅极金属层上的投影内；然后利用干法刻蚀对所述栅极中间图案进行刻蚀操作，得到所述栅极目标图案。
对所述光刻胶图案进行灰化操作和对所述栅极中间图案进行的干法刻蚀操作可以在干法刻蚀腔内采用复合刻蚀工艺一并完成。
在本发明的实施例中，是通过多次蚀刻过程得到栅极目标图案。之前提到，湿法刻蚀具有较高的刻蚀效率，而干法刻蚀具有较高的刻蚀精度，因此，在本发明的具体实施例中，综合考虑刻蚀效率和刻蚀精度，首先利用湿法刻蚀进行初刻蚀，然后利用干法刻蚀得到精度较高的栅极目标图案。
这种方式下，上述的利用光刻胶图案对栅极金属层进行刻蚀操作的过程中采用湿法刻蚀对所述栅极金属层进行刻蚀操作，形成栅极中间图案；
当然，上述的制作低温多晶硅薄膜晶体管的方法中，在形成栅极中间图案之前还包括：
形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层。
在以上的实施例中，是针对栅极中间图案尺寸大于栅极目标图案尺寸，需要进行一次刻蚀才能得到栅极目标图案的情况进行的说明，但应当理解的是，现有技术也可能一次制作出符合尺寸要求的栅极目标图案，或者制作出栅极中间图案，进而通过光刻胶灰化工艺去除部分栅极金属得到栅极目标图案，这两种情况下，和第一种情况的共同点在于，都是利用用于形成栅极的光刻胶图案来实现对n-区的外围位置的精确控制，即实现了光刻胶功能的复用，而同时又利用栅极目标图案来实现对n-区的内围位置的精确控制。因此，综合考虑三种情况(直接制作出栅极目标图案和通过栅极中间图案制作栅极目标图案)时，本发明实施例的另一种制作低温多晶硅薄膜晶体管的方法，如图2b所示，包括：
步骤201b，形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层；
步骤202b，在所述栅极金属层上形成定义栅极图案的光刻胶图案，所述多晶硅层分为第一区域和第二区域，所述第一区域为光刻胶图案在所述多晶硅层上的正投影所在的区域，所述第二区域为所述多晶硅层中第一区域之外的区域；
步骤203b，利用所述光刻胶图案对所述栅极金属层进行刻蚀操作；
步骤204b，在第一次离子注入过程中，利用所述光刻胶图案进行遮挡，在所述多晶硅层的所述第二区域形成n+区；
步骤205b，在第二次离子注入过程中，利用栅极目标图案进行遮挡，在所述多晶硅层中形成n-区。
本发明实施例中，如图3所示，在形成LTPS TFF的n+区1041和n-区1042时，分别利用定义栅极图案的光刻胶105和栅极目标图案101作为遮挡物来形成上述的n+区和n-区，由于光刻胶的精度等级可以达到纳米级，而栅极目标图案的精度也可以处于非常高的精度，因此可以使得n-区的精度至少可以达到栅极图案的精度，满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化LTPS TFF的制作工艺流程。
结合图3进一步说明如下。
首先利用光刻胶105作为遮挡物来形成n+区，当半导体区域的尺寸D1已经定义好的情况下，由于光刻胶工艺的高精度，因此D2可以精确控制，使得n+区1041的尺寸((D1-D2)/2)可以实现精确的控制，相当于n-区1042的靠近n+区1041的边缘可以实现非常精确的控制。
而n区1043的尺寸D3和栅极图案101的尺寸相同，也就是说，n区1043的尺寸可以达到和栅极图案一样的精度，从图3可以发现，当n区1043可以实现精确控制时，则n-区1042的靠近n区1043的边缘也实现了非常精确的控制。
因此，由于n-区1042的两个边缘都可以实现非常精确的控制，因此利用本发明实施例的方法制作的TFT中，其n-区的精度能够满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制，同时简化了LTPS TFF的制作工艺流程。
在本发明的具体实施例中，需要利用所述光刻胶图案对所述栅极金属层进行刻蚀操作，得到栅极目标图案。
而上述得到栅极目标图案的刻蚀过程可以是通过一次刻蚀过程得到，也可以是通过多次刻蚀过程得到，在通过多次刻蚀过程得到时，可以使用相同的刻蚀工艺，也可以使用不同的刻蚀工艺，以下对这些不同的得到栅极目标图案的过程分别描述如下。
<通过多次刻蚀过程得到栅极目标图案>
之前提到，湿法刻蚀具有较高的刻蚀效率，而干法刻蚀具有较高的刻蚀精度，因此，在本发明的具体实施例中，综合考虑刻蚀效率和刻蚀精度，首先利用湿法刻蚀进行初刻蚀，然后利用干法刻蚀得到精度较高的栅极目标图案。
这种方式下，上述的利用所述光刻胶图案对所述栅极金属层进行刻蚀操作为：采用湿法刻蚀对所述栅极金属层进行刻蚀操作，形成栅极中间图案；
所述制作方法还包括：
在执行第一次离子注入后，利用干法刻蚀对所述栅极中间图案(即栅极中间图案)进行刻蚀操作，得到所述栅极目标图案。
同时，采用湿法刻蚀对所述栅极金属层进行刻蚀操作形成栅极中间图案之后，光刻胶的尺寸会比栅极中间图案大，会阻挡干法刻蚀的等离子体作用于栅极中间图案，因此，在本发明的具体实施例中，在进行干法刻蚀之前，对光刻胶图案进行灰化操作，去除至少一部分光刻胶图案，提高干法刻蚀的效率。
在光刻胶灰化工艺中，通常使用氧气作为灰化工艺的主要反应气体，但氧气容易与金属发生氧化反应，生成金属氧化物，而金属氧化物在后续的干法刻蚀工艺中很难被刻蚀掉。为了提高刻蚀效果，本发明具体实施例中，控制灰化工艺后的光刻胶的尺寸略大于栅极中间图案的尺寸，以阻挡氧气作用于栅极中间图案，减少金属氧化物的生成。
也就是说，在本发明具体实施例中，在执行第一次离子注入后，先对所述光刻胶图案进行灰化操作，所述栅极中间图案位于所述光刻胶图案在所述栅极金属层上的投影内；然后利用干法刻蚀对所述栅极中间图案进行刻蚀操作，得到所述栅极目标图案。
下面对以上的过程结合图4a-4f详细描述如下。
如图4a所示，形成位于衬底基板100的待形成薄膜晶体管的区域的，依次层叠的多晶硅层104、栅绝缘层和栅极金属层；
如图4b所示，根据栅极目标图案的尺寸和n+区的尺寸形成光刻胶图案105。
其中，结合图3所示，该光刻胶图案应该完全覆盖栅极目标图案，且定义出N型(P+)离子注入工艺的范围。
如图4c所示，首先采用湿法刻蚀形成栅极图案的初步图案106，湿法刻蚀的应用是为了达到降低后续干法刻蚀反应时间，提高产品品质和设备产能而设定的。
如图4d所示，执行第一次离子注入，将经过湿法刻蚀的基板进行n+离子注入，形成欧姆接触用的n+区1041。
如图4e所示，对经过n+离子注入的基板进行光刻胶灰化工艺，如图4e所示，可以发现灰化后剩余的光刻胶的尺寸略大于湿法刻蚀后的初步图案106的尺寸，以阻挡灰化工艺中使用的主要反应气体氧气初步图案106的表面发生氧化反应，生成金属氧化物。
如图4f所示，对光刻胶灰化后的基板采用干法刻蚀继续进行处理。
在刻蚀过程中，由于干刻工艺兼具离子物理轰击和化学反应两方面的特性，在反应的过程中，一边与金属表面的光刻胶发生灰化反应，一边与已经暴漏在外面的金属发生反应，最终达到同时刻蚀掉部分光刻胶和金属的目的，得到栅极目标图案101。
其中图4e和图4f这两个步骤可以在干法刻蚀反应腔体内一次完成，即通过复合型刻蚀来完成光刻胶的灰化和干法刻蚀。
如图4g所示，在得到栅极目标图案101的同时也得到了想要形成的LDD区(n-区)的位置，最后进行n+离子注入，其注入量小于第一次离子注入时的离子注入量，形成n-区。因为LDD区域离子注入量较少，从而达到为电子运动提供缓冲区的目的。
结合以上描述过程可以发现，利用本发明实施例的方法，可以精确控制n-区的两个边缘，实现了对n-区的精确尺寸控制，能够满足低温多晶硅薄膜晶体管对LDD结构尺寸的精确控制。
<通过一次刻蚀过程得到栅极目标图案>
与通过多次刻蚀过程得到栅极目标图案的方式相比，通过一次刻蚀过程得到栅极目标图案直接使用干法刻蚀或湿法刻蚀得到栅极目标图案或栅极中间图案。
当形成栅极中间图案时，该栅极中间图案的尺寸略大于栅极目标图案，使得在后续进行干法PR灰化，能够直接去除该多余的部分，而不用进行干法刻蚀。
而当通过干法刻蚀或湿法刻蚀直接得到栅极目标图案时，则在第二次离子注入之前直接剥离光刻胶图案即可，在本发明具体实施例中，采用湿法剥离方式剥离光刻胶图案。
也就是说，在本发明具体实施例中，当利用所述光刻胶图案对所述栅极金属层进行刻蚀操作的步骤中，形成栅极中间图案，所述栅极中间图案的尺寸大于所述栅极目标图案时，所述制作方法还包括：
在执行第一次离子注入后，对所述光刻胶图案进行干法灰化操作，在去除所述光刻胶图案的同时，去除栅极中间图案的一部分，得到所述栅极目标图案。
而当利用所述光刻胶图案对所述栅极金属层进行刻蚀操作得到所述栅极目标图案时，所述制作方法还包括：在执行第一次离子注入后，对所述光刻胶图案进行湿法剥离，暴露出所述栅极目标图案。
以下对这两种方式分别说明如下。
当利用所述光刻胶图案对所述栅极金属层进行刻蚀操作的步骤中，形成栅极中间图案时，前4步和图4a-4d对应的步骤基本相同，即：
首先形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层；
接着，根据栅极目标图案的尺寸和n+区的尺寸形成光刻胶图案，其完全覆盖栅极目标图案，且定义出N型(P+)离子注入工艺的范围。
然后，采用湿法刻蚀或干法刻蚀形成栅极中间图案，在本步骤中，形成的栅极中间图案的尺寸相对于图4c中的106的尺寸更小一些，需要保证在干法光刻胶灰化的过程中即可去除该栅极中间图案相对于栅极目标图案的多余部分能够直接去除。
最后，执行第一次离子注入，将经过湿法刻蚀的基板进行n+离子注入，形成欧姆接触用的n+区。
在此之后，与通过多次刻蚀过程得到栅极目标图案的方式不同，如图5a所示，其通过干法光刻胶灰化工艺，在去除所述光刻胶图案的同时，去除栅极中间图案的一部分，得到所述栅极目标图案。
在得到栅极目标图案的同时也得到了想要形成的LDD区(n-区)的位置，最后进行n+离子注入，其注入量小于第一次离子注入时的离子注入量，形成n-区。因为LDD区域离子注入量较少，从而达到为电子运动提供缓冲区的目的。
当利用所述光刻胶图案对所述栅极金属层进行刻蚀操作的步骤中，形成栅极目标图案时，前4步和图4a-4d对应的步骤基本相同，即：
首先形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层；
接着，根据栅极目标图案的尺寸和n+区的尺寸形成光刻胶图案，其完全覆盖栅极目标图案，且定义出N型(P+)离子注入工艺的范围。
然后，采用湿法刻蚀或干法刻蚀形成栅极最终图案。
最后，执行第一次离子注入，将经过湿法刻蚀的基板进行n+离子注入，形成欧姆接触用的n+区。
在此之后，如图5a所示，直接采用湿法方式剥离光刻胶，暴露出栅极最终图案，暴露出的栅极最终图案也限定了LDD区(n-区)的位置，最后如图5b所示，进行n+离子注入，其注入量小于第一次离子注入时的离子注入量，形成n-区。因为LDD区域离子注入量较少，从而达到为电子运动提供缓冲区的目的。
本发明同时还提供一种根据上述任意的制作方法制作得到的低温多晶硅薄膜晶体管，包括：栅极和多晶硅层；所述多晶硅层包括n+区和n-区。
上述的低温多晶硅薄膜晶体管，还包括：
位于栅极和多晶硅层之间的栅绝缘层；
与多晶硅层的n+区连接的源电极和漏电极。
以上所述为本发明较佳实施例，需要指出的是，对于本领域普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明保护范围。
Claims (4)
1.一种制作低温多晶硅薄膜晶体管的方法，其特征在于，包括：
利用光刻胶图案对栅极金属层进行刻蚀操作，形成栅极中间图案，所述栅极中间图案的尺寸大于栅极目标图案的尺寸；
利用所述光刻胶图案进行遮挡，在多晶硅层形成n+区；
采用干法刻蚀工艺去除所述栅极中间图案相对于所述栅极目标图案的多余部分，得到所述栅极目标图案；
利用所述栅极目标图案进行遮挡，在所述多晶硅层中形成n-区；
在形成n+区后，还包括：
对所述光刻胶图案进行灰化操作，去除部分光刻胶图案；
其中，对所述光刻胶图案进行灰化操作后，所述栅极中间图案位于灰化操作后保留的光刻胶图案在所述栅极金属层上的投影内。
2.根据权利要求1所述的制作低温多晶硅薄膜晶体管的方法，其特征在于，对所述光刻胶图案进行灰化操作和对所述栅极中间图案进行的干法刻蚀操作在干法刻蚀腔内采用复合刻蚀工艺一并完成。
3.根据权利要求1-2中任意一项所述的制作低温多晶硅薄膜晶体管的方法，其特征在于，利用所述光刻胶图案对所述栅极金属层进行刻蚀操作的过程中使用湿法刻蚀工艺。
4.根据权利要求1-2中任意一项所述的制作低温多晶硅薄膜晶体管的方法，其特征在于，在形成栅极中间图案之前还包括：
形成位于衬底基板的待形成薄膜晶体管的区域的，依次层叠的多晶硅层、栅绝缘层和栅极金属层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410433014.2A CN104241139B (zh) | 2014-08-28 | 2014-08-28 | 制作薄膜晶体管的方法及薄膜晶体管 |
| PCT/CN2014/090690 WO2016029551A1 (zh) | 2014-08-28 | 2014-11-10 | 制作薄膜晶体管的方法及薄膜晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410433014.2A CN104241139B (zh) | 2014-08-28 | 2014-08-28 | 制作薄膜晶体管的方法及薄膜晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104241139A CN104241139A (zh) | 2014-12-24 |
| CN104241139B true CN104241139B (zh) | 2017-11-10 |
Family
ID=52228988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410433014.2A Active CN104241139B (zh) | 2014-08-28 | 2014-08-28 | 制作薄膜晶体管的方法及薄膜晶体管 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN104241139B (zh) |
| WO (1) | WO2016029551A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336745B (zh) * | 2015-09-30 | 2019-01-22 | 深圳市华星光电技术有限公司 | 低温多晶硅tft基板 |
| CN107403758B (zh) * | 2017-08-09 | 2022-09-23 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| CN108010924A (zh) | 2017-12-06 | 2018-05-08 | 京东方科技集团股份有限公司 | 一种阵列基板及制作方法、显示面板 |
| CN108807422B (zh) * | 2018-06-12 | 2020-08-04 | 武汉华星光电技术有限公司 | 阵列基板制作方法及阵列基板、显示面板 |
| CN113224172B (zh) * | 2021-04-30 | 2022-11-08 | 合肥维信诺科技有限公司 | 薄膜晶体管及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1525554A (zh) * | 2003-02-26 | 2004-09-01 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管的制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543061B1 (ko) * | 2001-06-01 | 2006-01-20 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법 |
| KR101026808B1 (ko) * | 2004-04-30 | 2011-04-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| CN102789971A (zh) * | 2012-07-31 | 2012-11-21 | 京东方科技集团股份有限公司 | 多晶硅tft、多晶硅阵列基板及其制备方法、显示装置 |
-
2014
- 2014-08-28 CN CN201410433014.2A patent/CN104241139B/zh active Active
- 2014-11-10 WO PCT/CN2014/090690 patent/WO2016029551A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1525554A (zh) * | 2003-02-26 | 2004-09-01 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2016029551A1 (zh) | 2016-03-03 |
| CN104241139A (zh) | 2014-12-24 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |