CN108598001A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供基底，基底内具有第一掺杂区，第一掺杂区内具有第一掺杂离子，第一掺杂区表面具有场氧化膜，场氧化膜表面具有第一图形层，第一图形层暴露出部分场氧化膜顶部；以第一图形层为掩膜，刻蚀场氧化膜，直至暴露出基底顶部；暴露出基底的顶部表面之后，以第一图形层和场氧化膜为掩膜，在第一掺杂内形成第二掺杂区，第二掺杂区内具有第二掺杂离子，第二掺杂离子与第一掺杂离子的导电类型相反，且第二掺杂离子的浓度大于第一掺杂离子的浓度；在部分第二掺杂区表面、以及场氧化膜的侧壁和部分顶部表面形成栅极结构。所形成器件的沟道长度较小，导通电阻较小，截止频率较大。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
横向双扩散金属氧化物半导体晶体管(lateral double diffusion MOS，LDMOS)，由于具备高压击穿电压，与互补金属氧化物半导体(CMOS)工艺兼容的特性，被广泛应用于功率器件中。与传统MOS晶体管相比，传统MOS器件中的源极区域和漏极区域相对于栅极对称；而横向双扩散金属氧化物半导体晶体管中的漏极区域比源极更远离栅极，在漏极区域与栅极之间有一个较长的轻掺杂区域，被称为漂移区。横向双扩散金属氧化物半导体晶体管在源漏接高压时，通过漂移区来承受较高的电压降，获得高击穿电压的目的。
然而，现有技术形成的横向双扩散金属氧化物半导体晶体的性能仍较差，有待进一步改进。
发明内容
本发明解决的技术问题是一种半导体结构及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区表面具有场氧化膜，所述场氧化膜表面具有第一图形层，所述第一图形层暴露出部分场氧化膜的顶部表面；以所述第一图形层为掩膜，刻蚀所述场氧化膜，直至暴露出基底的顶部表面；暴露出基底的顶部表面之后，以所述第一图形层和场氧化膜为掩膜，在所述第一掺杂内形成第二掺杂区，所述第二掺杂区内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，且所述第二掺杂离子的浓度大于第一掺杂离子的浓度；在部分所述第二掺杂区表面、以及场氧化膜的侧壁和部分顶部表面形成栅极结构。
可选的，以所述第一图形层为掩膜，刻蚀所述场氧化膜的工艺包括干法刻蚀工艺；所述干法刻蚀工艺之后，所述场氧化膜的侧壁与顶部表面垂直。
可选的，所述场氧化膜的厚度为500埃～3000埃。
可选的，所述栅极结构的形成方法包括：在所述第二掺杂区表面、以及场氧化膜的侧壁和顶部表面形成栅结构膜，部分所述第二掺杂区和场氧化膜顶部具有第三图形层；以所述第三图形层为掩膜，刻蚀所述栅结构膜，形成所述栅极结构；位于所述第二掺杂区顶部第三图形层沿垂直于场氧化膜侧壁方向上的尺寸为0.05微米～0.07微米。
可选的，当所述栅结构膜的厚度大于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸是由场氧化膜的厚度所决定的；所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸为：0.04微米～0.25微米。
可选的，所述栅结构膜的厚度小于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸等于栅结构膜的厚度。
可选的，所述场氧化膜的材料包括氧化硅。
可选的，形成第二掺杂区之后，形成所述栅极结构之前，所述形成方法还包括：在所述基底和第二掺杂区表面、以及场氧化膜的部分侧壁和顶部表面形成第二图形层，所述第二图形层暴露出部分场氧化膜的顶部表面；以所述第二图形层为掩膜，刻蚀所述场氧化膜，直至暴露出基底的顶部表面；暴露出基底的顶部表面之后，在所述第一掺杂区内形成第三掺杂区，且第三掺杂区和第二掺杂区分别位于场氧化膜的两侧。
可选的，以所述第二图形层为掩膜，刻蚀所述场氧化膜的工艺包括湿法刻蚀工艺；以所述第二图形层为掩膜，刻蚀所述场氧化膜之后，所述场氧化膜的侧壁相对于顶部表面倾斜。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于第二掺杂区位于第一掺杂区内，因此，即使第一掺杂区的位置发生漂移，第一掺杂区和第二掺杂区的相对位置也不变。并且，以所述第一图形层为掩膜，刻蚀所述场氧化膜之后，以第一图形层和场氧化膜为掩膜，形成第二掺杂区，使得第二掺杂区与场氧化膜的相对位置确定。综上，第一掺杂区、第二掺杂区和场氧化膜的相对位置均确定。而后续形成的栅极结构覆盖部分第二掺杂区顶部、以及场氧化膜的部分侧壁和顶部表面，因此，所述栅极结构的位置确定。而栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸易于确定。即：沟道的长度易于确定，使得沟道的实际长度与预设长度偏差较小，则沟道的预设长度较小，有利于降低导通电阻、提高截止频率。
进一步，当所述栅结构膜的厚度大于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸是由场氧化膜的厚度所决定的，而所述场氧化膜的厚度易于控制，使得栅极结构底部沿垂直于场氧化膜侧壁方式上的尺寸易于控制。
进一步，当所述栅结构膜的厚度小于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸等于栅结构膜的厚度，而所述栅结构膜的厚度易于控制，使得栅极结构沿垂直于场氧化膜侧壁方向上的尺寸易于控制。
进一步，以所述第二图形层为掩膜，刻蚀所述场氧化膜的工艺包括湿法刻蚀工艺，使得所述场氧化膜的侧壁相对于顶部表面倾斜，则后续去除栅结构膜时，倾斜的场氧化膜侧壁的栅结构膜易被去除。
附图说明
图1至图3是一种横向双扩散金属氧化物半导体晶体管形成方法各步骤的结构示意图；
图4是一种自对准横向双扩散金属氧化物半导体晶体管的结构示意图；
图5至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，横向双扩散金属氧化物半导体晶体管的性能较差。
图1至图3是一种横向双扩散金属氧化物半导体晶体管形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100内具有隔离结构101；对准所述隔离结构101，在基底100内形成第一掺杂区103，所述第一掺杂区103内具有第一掺杂离子。
请参考图2，形成所述第一掺杂区103之后，对准所述隔离结构101，在基底100内形成第二掺杂区105，所述第二掺杂区105与第一掺杂区103相接触，所述第二掺杂区105内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反。
请参考图3，形成第二掺杂区105之后，对准所述隔离结构101，在部分第一掺杂区103和第二掺杂区105表面形成栅极结构106；在所述栅极结构106一侧的第一掺杂区103内形成源区(图中未标出)；在所述栅极结构106一侧的第二掺杂区105内形成漏区(图中未标出)。
上述方法中，对准所述隔离结构101，形成第一掺杂区103时，由于受实际工艺的限制，所述第一掺杂区103的预设位置与其实际位置不可避免的存在差异。同样的，对准隔离结构101为参照，形成第二掺杂区105时，受实际工艺的限制，第二掺杂区105的预设位置与其实际位置不可避免的存在差异；对准隔离结构101，形成栅极结构106时，受实际工艺的影响，所述栅极结构106的预设位置与其实际位置不可避免的存在偏差。而所述栅极结构106底部覆盖的第一掺杂区103为沟道，因此，所述沟道的长度不仅受到第一掺杂区103位置的影响，还受到第二掺杂区105和栅极结构106的实际位置影响，即：沟道的实际长度与预设长度存在较大的偏差。
为了克服沟道实际长度与预设长度之间的偏差，可将沟道的预设长度设计的较大。然而，沟道的预设长度较大，使得器件的导通电阻较大，截止频率较低，不利于提高器件的性能。
一种降低沟道实际长度与预设长度偏差的方法包括：采用自对准工艺形成横向双扩散金属氧化物半导体晶体管，具体请参考图4。
图4是一种自对准横向双扩散金属氧化物半导体晶体管的结构示意图。
请参考图4，提供基底200；在部分所述基底200内形成第一掺杂区210和位于第一掺杂区210内的第二掺杂区201，所述第一掺杂区210内具有第一掺杂离子，所述第二掺杂区201内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；在部分所述第二掺杂区201表面形成栅极结构202；在所述栅极结构202部分侧壁和顶部表面形成光刻胶203，所述光刻胶203暴露出部分基底200的顶部表面；以所述光刻胶203和栅极结构202为掩膜，在第一掺杂区210内形成第三掺杂区204，所述第三掺杂区204内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同，且所述第三掺杂离子和第一掺杂离子的掺杂浓度之后大于第二掺杂离子的掺杂浓度；进行退火处理，使部分第一掺杂离子和第三掺杂离子扩散至栅极结构202底部的基底200内。
上述方法中，以所述光刻胶203和栅极结构202为掩膜，使得所形成的第三掺杂区204和栅极结构202的相对位置确定。后续通过退火工艺，使得第一掺杂离子和第三掺杂离子向栅极结构202底部扩散，扩散的距离为沟道的长度。在扩散的过程中，由于第一掺杂离子和第三掺杂离子与第二掺杂离子的导电类型相反，因此，第二掺杂区201的漂移将影响第一掺杂离子和第三掺杂离子的扩散距离，因此，沟道实际长度与预设长度的偏差仅来自于第二掺杂区201的漂移。而所述第二掺杂区201的漂移相对较小，因此，为了克服较小的所述沟道长度偏差，沟道的预设长度相对较小，然而，所述沟道预设长度还不够小，使得导通电阻仍较大，截止频率相对较低。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：以所述第一图形层为掩膜，刻蚀所述场氧化膜，直至暴露出基底的顶部表面；暴露出基底的顶部表面之后，以所述第一图形层和场氧化膜为掩膜，在所述第一掺杂内形成第二掺杂区，所述第二掺杂区内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，且所述第二掺杂离子的浓度大于第一掺杂离子的浓度；在部分所述第二掺杂区表面、以及场氧化膜的侧壁和部分顶部表面形成栅极结构。所形成器件的沟道长度较小，导通电阻较小，截止频率较大。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图5，提供基底200。
所述基底200作为后续形成LDMOS器件的平台。
在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：锗、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者Ⅲ-Ⅴ族化合物，Ⅲ-Ⅴ族化合物包括砷化镓。
所述基底200内具有第四掺杂离子，所述第四掺杂离子为N型离子或者P型离子。根据形成的LDMOS器件的类型选择第四掺杂离子的类型。当待形成的LDMOS器件为N型LDMOS器件时，所述第四掺杂离子为P型离子；当待形成的LDMOS器件为P型LDMOS器件时，第四掺杂离子为N型离子。
所述P型离子包括硼离子、铟离子和镓离子中的一种或者几种，所述N型离子包括：磷离子、砷离子和锑离子中的一种或者几种。
在本实施例中，在所述基底200内掺入第四掺杂离子的工艺包括：第四离子注入工艺。
所述基底200内还具有隔离结构201，所述隔离结构201用于实现半导体器件之间的电隔离。
在本实施例中，所述隔离结构201的形成方法包括：在所述基底200表面形成掩膜层(图中未示出)，所述掩膜层暴露出部分基底200的表面；以所述掩膜层为掩膜，刻蚀所述基底200，在所述基底200内形成隔离开口(图中未标出)；在所述隔离开口内和基底200表面形成隔离材料膜；平坦化所述隔离结构材料，直至暴露出基底200表面，在所述隔离开口内形成隔离结构201。
所述掩膜层的材料包括氮化硅或者氮化钛，所述第一掩膜层用于作为形成隔离开口的掩膜。
以所述掩膜层为掩膜，刻蚀所述基底200的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述隔离材料膜的材料包括氮化硅或者氮氧化硅，所述隔离材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述隔离材料膜的工艺包括：化学机械研磨工艺。
请参考图6，在所述基底200内形成第一掺杂区202，所述第一掺杂区202包围所述隔离结构201，所述第一掺杂区202内具有第一掺杂离子，所述第一掺杂离子与第三掺杂离子的导电类型相反。
所述第一掺杂区202的形成方法包括：在部分所述基底200和隔离结构201的表面形成第四图形层(图中未示出)，所述第四图形层暴露出隔离结构201周围基底200的表面；以所述第四图形层为掩膜，在所述基底200内形成第一掺杂区202。
所述第四图形层用于定义第一掺杂区202的尺寸和位置。
所述第一掺杂离子的导电类型与待形成的LDMOS器件的类型相关。具体的，当待形成的LDMOS器件为N型LDMOS时，所述第一掺杂离子为N型离子，如：磷离子、砷离子和锑离子中的一种或者几种；当待形成的LDMOS器件为P型LDMOS时，所述第一掺杂离子为P型离子，如：硼离子、铟离子和镓离子中的一种或者几种。
以所述第四图形层为掩膜，形成第一掺杂区202的工艺包括：第三离子注入工艺。
在本实施例中，所述第三离子注入工艺的参数包括：第一掺杂离子包括砷离子，第三注入剂量为1e12原子数/平方厘米～1e13原子数/平方厘米，第三注入能量为50千电子伏～3000千电子伏。
请参考图7，在第一掺杂区202和基底200表面形成场氧化膜203。
所述场氧化膜203的材料包括：氧化硅。
所述场氧化膜203的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中，所述场氧化膜203的厚度小于后续栅结构膜的厚度，所述场氧化膜203的作用包括：一方面所述场氧化膜203位于后续栅极结构和第一掺杂区202之间，用于提高LDMOS器件的击穿电压；另一方面，所述场氧化膜203用于定义后续沟道长度的大小。
在其他实施例中，所述场氧化膜的厚度大于后续栅结构膜的厚度，所述场氧化膜用于提高LDMOS器件的击穿电压。
在本实施例中，所述场氧化膜203的厚度为：500埃～3000埃，选择所述场氧化膜203的厚度的意义在于：若所述场氧化膜203的厚度小于500埃，使得沟道长度过小，则后续源区和漏区之间的距离过近，使得源区和漏区之间易发生串通；若所述场氧化膜203的厚度大于3000埃，使得沟道长度较大，则导通电阻较大，截止频率较小，不利于提高器件的性能。
请参考图8，在部分所述场氧化膜203表面形成第一图形层230；以所述第一图形层230为掩膜，刻蚀所述场氧化膜203，直至暴露出基底200的顶部表面；暴露出基底200的顶部表面之后，以所述第一图形层230和场氧化膜203为掩膜，在所述第一掺杂区202内形成第二掺杂区204，所述第二掺杂区204内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反，且所述第二掺杂离子的浓度大于第一掺杂离子的浓度。
所述第一图形层230用于定义后续第二掺杂区204的位置。
以所述第一图形层230为掩膜，刻蚀所述场氧化膜203的工艺包括干法刻蚀工艺。所述干法刻蚀工艺对场氧化膜203沿垂直于基底200表面方向上的刻蚀速率较大，而对场氧化膜203沿平行于基底200方向上的刻蚀速率较慢，因此，以第一图形层230为掩膜，刻蚀所述场氧化膜203之后，所述第一图形层230的侧壁与场氧化膜203的侧壁齐平，则后续以所述第一图形层230和场氧化膜203为掩膜，形成的第二掺杂区204的位置与场氧化膜203的位置确定。
以所述第一图形层230和场氧化膜203为掩膜，在所述基底200内形成所述第二掺杂区204的工艺包括第一离子注入工艺。
在本实施例中，所述第一离子注入工艺的参数包括：第二掺杂离子包括硼离子，第一注入剂量为1e12原子数/平方厘米～1e14原子数/平方厘米，第一注入能量为10千电子伏～300千电子伏。
所述第二掺杂区204用于后续形成源区，所述第一注入剂量较小，则源区的阈值电压较小，有利于降低源区的电阻。并且，无需额外形成高浓度的掺杂区，则有利于减少形成掺杂区的光刻工艺，使得工艺步骤简单，有利于降低工艺的复杂度和制造LDMOS器件的成本。
所述第二掺杂离子的导电类型与待形成的LDMOS器件的类型相关。具体的，当待形成的LDMOS器件为P型的LDMOS时，所述第二掺杂离子为N型离子；当待形成的LDMOS器件为N型的LDMOS时，所述第二掺杂离子为P型离子。
由于所述第二掺杂区204位于第一掺杂区202内，因此，即使第一掺杂区202发生漂移，所述第一掺杂区202与第二掺杂区204的相对位置也确定。并且，以所述第一图形层230和场氧化膜203为掩膜，所形成的第二掺杂区204与场氧化膜203的相对位置确定。综上，所述第一掺杂区202、第二掺杂区204和场氧化膜203的相对位置确定。后续栅极结构覆盖部分第二掺杂区204的顶部、以及场氧化膜203的部分侧壁和顶部表面，因此，所述栅极结构的位置确定。并且，在形成栅极结构的过程中，由于栅结构膜的厚度大于场氧化膜203的厚度，使得栅极结构底部覆盖第二掺杂区204的尺寸是由场氧化膜203的厚度所决定的，即：沟道的长度是由场氧化膜203的厚度所决定的。当场氧化膜203的厚度确定时，沟道的长度也确定，因此，沟道的实际长度与预设长度的偏差较小，则沟道的预设长度可设计的较小，则有利于降低导通电阻、提高截止频率。
请参考图9，在所述基底200、第一掺杂区202和第二掺杂区204表面、以及场氧化膜203的侧壁和顶部表面形成第二图形层240，所述第二图形层240暴露出场氧化膜203的顶部表面；以所述第二图形层240为掩膜，刻蚀所述场氧化膜203，直至暴露出基底200的顶部表面；暴露出基底200的顶部表面之后，以所述第二图形层240和场氧化膜203为掩膜，在所述第一掺杂区202内形成第三掺杂区205，所述第三掺杂区205内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同，且所述第三掺杂离子的掺杂浓度大于第一掺杂离子的掺杂浓度。
形成所述第二图形层240之前，所述形成方法还包括：去除第一图形层230。去除第一图形层230的工艺包括灰化工艺、干法刻蚀工艺和湿法刻蚀工艺中的一种或者几种组合。
以所述第二图形层240为掩膜，刻蚀所述场氧化膜203的工艺包括：湿法刻蚀工艺。
所述湿法刻蚀工艺之后，所述场氧化膜203的侧壁相对于底部表面倾斜，使得后续去除栅结构膜时，倾斜一侧的场氧化膜203侧壁的栅结构膜易被去除，则仅在第二掺杂区204顶部形成栅极结构。
所述第三掺杂离子的导电类型与待形成的LDMOS器件的类型相关。具体的，当待形成的LDMOS器件为N型LDMOS器件时，所述第三掺杂离子的导电类型为N型离子；当待形成的LDMOS器件为P型LDMOS器件时，所述第三掺杂离子的导电类型为P型离子。
所述第三掺杂区205的形成工艺包括第二离子注入工艺，在本实施例中，所述第二离子注入工艺的参数包括：第三掺杂离子包括砷离子，第二注入剂量为1e12原子数/平方厘米～1e14原子数/平方厘米，第二注入能量为10千电子伏～500千电子伏。
请参考图10，在部分所述第二掺杂区204表面、以及场氧化膜203的侧壁和部分顶部表面形成栅极结构206。
形成栅极结构206之前，所述形成方法包括：去除所述第二图形层240。
去除所述第二图形层240的工艺包括：灰化工艺、干法刻蚀工艺和湿法刻蚀工艺中的一种或者几种组合。
所述栅极结构206的形成方法包括：在所述基底200、第一掺杂区202和第二掺杂区204的表面、以及场氧化膜203的侧壁和顶部表面形成栅结构膜，所述栅结构膜表面具有第三图形层，所述第三图形层覆盖部分第二掺杂区204顶部、以及场氧化膜203部分侧壁和顶部的栅极膜；以所述第三图形层为掩膜，刻蚀所述栅结构膜，直至暴露出第一掺杂区202、第二掺杂区204和场氧化膜203的顶部表面，形成所述栅极结构206。
所述栅结构膜包括：栅介质膜和位于栅介质膜表面的栅极膜。所述栅介质膜的材料包括氧化硅，所述栅极膜的材料包括硅。
以所述第三图形层为掩膜，刻蚀所述栅结构膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述第三图形层为掩膜，刻蚀所述栅结构膜的工艺的过程中，由于靠近第二掺杂区204的场氧化膜203的侧壁垂直于顶部表面，使得覆盖于靠近第二掺杂区204的场氧化膜203侧壁的栅结构膜的厚度大于顶部的厚度，则以所述第三图形层为掩膜，刻蚀所述栅结构膜的工艺之后，靠近第二掺杂区204场氧化膜203侧壁的栅结构膜不被去除，即：形成栅极结构206。而靠近第三掺杂区205的场氧化膜203的侧壁相对于顶部表面倾斜，则覆盖于靠近第三掺杂区205的场氧化膜203的侧壁和顶部表面的栅结构膜的厚度差异较小，则以所述第三图形层为掩膜，刻蚀所述栅结构膜的工艺之后，倾斜的场氧化膜203侧壁的栅结构膜被去除，即：仅在靠近第二掺杂区204的场氧化膜203的侧壁形成栅极结构206。
由于第一掺杂区202、第二掺杂区204与场氧化膜203的相对位置确定。而所述栅极结构206覆盖第二掺杂区204部分顶部、以及场氧化膜203部分侧壁和顶部表面，因此，所述沟道的位置确定。并且，由于栅结构膜的厚度大于场氧化膜203的厚度，因此，所述沟道的长度是由场氧化膜203的厚度所决定。当所述场氧化膜203的厚度确定时，所述沟道长度一定，因此，所述沟道的预设长度与实际长度偏差较小，使得沟道的预设长度可设计的较小，则导通电阻较小，截止频率较大，因此，有利于提高器件的性能。
位于所述第二掺杂区204顶部第三图形层沿垂直于场氧化膜203侧壁方向上的尺寸为0.05微米～0.07微米。
在本实施例中，所述栅结构膜的厚度大于场氧化膜203的厚度，受阴影效应的影响，则所述栅极结构206沿垂直于场氧化膜203侧壁方向上的尺寸是由场氧化膜203的厚度所决定的，所述栅极结构206沿垂直于场氧化膜203侧壁方向上的尺寸为：0.04微米～0.25微米。
在其他实施例中，所述栅结构膜的厚度小于场氧化膜的厚度，则栅极结构206底部沿垂直于场氧化膜203侧壁方向上的尺寸等于栅结构膜的厚度。
选择所述栅极结构206沿垂直于场氧化膜203侧壁方向上尺寸的意义在于：若所述栅极结构203沿垂直于场氧化膜203侧壁方向上的尺寸小于0.04微米，使得后续源区和漏区之间的距离过近，则源区和漏区易发生串通；若所述栅极结构206沿垂直于场氧化膜203侧壁方向上尺寸大于0.25微米，则导通电阻较大，截止频率较小。
请参考图11，在所述栅极结构206一侧的第二掺杂区204内形成源区207；在所述栅极结构206一侧的第一掺杂区202内形成漏区208。
形成所述源区207和漏区208均采用源漏离子注入工艺。所述源漏离子的导电类型与待形成的LDMOS器件的类型相关。具体的，当待形成的LDMOS器件为N型LDMOS器件时，所述源漏离子的导电类型为N型离子；当待形成的LDMOS器件为P型LDMOS器件时，所述源漏离子的导电类型为P型离子。
形成所述源区207和漏区208之后，所述形成方法还包括：在所述第二掺杂区204内形成第四掺杂区209，且所述第四掺杂区209和源区207分别位于隔离结构201的两侧，所述第四掺杂区209内具有第五掺杂离子，所述第五掺杂离子的导电类型与第二掺杂离子的导电类型相同。
所述第四掺杂区209用于实现第二掺杂区204与外界器件的电互连。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区表面具有场氧化膜，所述场氧化膜表面具有第一图形层，所述第一图形层暴露出部分场氧化膜的顶部表面；
以所述第一图形层为掩膜，刻蚀所述场氧化膜，直至暴露出基底的顶部表面；
暴露出基底的顶部表面之后，以所述第一图形层和场氧化膜为掩膜，在所述第一掺杂内形成第二掺杂区，所述第二掺杂区内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，且所述第二掺杂离子的浓度大于第一掺杂离子的浓度；
在部分所述第二掺杂区表面、以及场氧化膜的侧壁和部分顶部表面形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第一图形层为掩膜，刻蚀所述场氧化膜的工艺包括干法刻蚀工艺；所述干法刻蚀工艺之后，所述场氧化膜的侧壁与顶部表面垂直。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述场氧化膜的厚度为：500埃～3000埃。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成方法包括：在所述第二掺杂区表面、以及场氧化膜的侧壁和顶部表面形成栅结构膜，部分所述第二掺杂区和场氧化膜顶部具有第三图形层；以所述第三图形层为掩膜，刻蚀所述栅结构膜，形成所述栅极结构；位于所述第二掺杂区顶部第三图形层沿垂直于场氧化膜侧壁方向上的尺寸为0.05微米～0.07微米。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述栅结构膜的厚度大于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸是由场氧化膜的厚度所决定的；所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸为：0.04微米～0.25微米。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述栅结构膜的厚度小于场氧化膜的厚度时，所述栅极结构底部沿垂直于场氧化膜侧壁方向上的尺寸等于栅结构膜的厚度。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述场氧化膜的材料包括氧化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二掺杂区之后，形成所述栅极结构之前，所述形成方法还包括：在所述基底和第二掺杂区表面、以及场氧化膜的部分侧壁和顶部表面形成第二图形层，所述第二图形层暴露出部分场氧化膜的顶部表面；以所述第二图形层为掩膜，刻蚀所述场氧化膜，直至暴露出基底的顶部表面；暴露出基底的顶部表面之后，在所述第一掺杂区内形成第三掺杂区，所述第三掺杂区内具有第三掺杂离子，所述第三掺杂离子与第一掺杂离子的导电类型相同，且第三掺杂区和第二掺杂区分别位于场氧化膜的两侧。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，以所述第二图形层为掩膜，刻蚀所述场氧化膜的工艺包括湿法刻蚀工艺；以所述第二图形层为掩膜，刻蚀所述场氧化膜之后，所述场氧化膜的侧壁相对于顶部表面倾斜。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构之后，所述形成方法还包括：在所述栅极结构一侧的第二掺杂区内形成源区；在所述栅极结构一侧的第一掺杂区内形成漏区。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111509044A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114446812A (zh) * 2020-11-06 2022-05-06 长鑫存储技术有限公司 测试结构及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361266B (zh) * 2020-09-28 2024-03-22 苏州阿特斯阳光电力科技有限公司 光伏组件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740385A (zh) * 2008-11-24 2010-06-16 上海华虹Nec电子有限公司 Ldmos晶体管中的沟道形成方法
US20130069712A1 (en) * 2011-09-15 2013-03-21 Tanya Trajkovic Power semiconductor devices and fabrication methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9330979B2 (en) * 2008-10-29 2016-05-03 Tower Semiconductor Ltd. LDMOS transistor having elevated field oxide bumps and method of making same
CN104992977B (zh) * 2015-05-25 2018-06-19 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740385A (zh) * 2008-11-24 2010-06-16 上海华虹Nec电子有限公司 Ldmos晶体管中的沟道形成方法
US20130069712A1 (en) * 2011-09-15 2013-03-21 Tanya Trajkovic Power semiconductor devices and fabrication methods

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111509044A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111509044B (zh) * 2019-01-31 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114446812A (zh) * 2020-11-06 2022-05-06 长鑫存储技术有限公司 测试结构及其制作方法

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