CN107045980A - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，包括：形成基底，基底内形成有相邻的第一阱区和第二阱区；在第二阱区内形成隔离结构，隔离结构的顶部表面低于第一阱区和第二阱区的顶部表面；在基底上形成伪栅结构；在伪栅结构露出的第一阱区和第二阱区的第二区域中分别形成源区或漏区；形成介质层；在介质层内形成开口；在开口底部和侧壁上形成栅介质层；在栅介质层上形成功函数层；进行离子注入处理，以调节功函数层的功函数；形成栅电极。本发明在形成功函数层的步骤之后，在形成栅电极的步骤之前，对功函数层进行离子注入处理，以调节功函数层的功函数，改善了晶体管阈值电压分布不均匀的问题，减少了栅介质层击穿现象的出现，提高了所形成晶体管的性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管的形成方法。
背景技术
横向扩散场效应晶体管(Laterally Diffused Metal Oxide Semiconductor,LDMOS)是一种常用的高压器件。
LDMOS由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，在相同的源区或漏区进行两次注入，一次注入浓度较大的砷离子，另一次注入浓度较小的硼离子。注入之后再进行一个高温推进过程，由于硼离子扩散比砷离子快，因此硼离子在栅极边界下方会沿着横向扩散更远，从而形成一个有浓度梯度的沟道。LDMOS沟道的长度由两次横向扩散的距离之差决定。
为了提高耐压性，源区和漏区之间还设置有一个漂移区，漂移区的掺杂浓度较低。因此，当LDMOS接高压时，漂移区由于电阻较大，所以分压较高，能够承受更高的电压。
此外，LDMOS的栅极结构还可以扩展到漂移区表面，以弱化漂移区表面电场，进一步提高LDMOS的耐压性能。但是现有技术中栅极结构扩展到漂移区的LDMOS往往存在栅介质层容易被击穿的问题，影响了LDMOS的耐压性能。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，以克服栅介质层被击穿问题，提高LDMOS的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
形成基底，所述基底内形成有相邻的第一阱区和第二阱区，所述第一阱区具有第一类型掺杂离子，所述第二阱区具有第二类型掺杂离子；
在所述第二阱区内形成隔离结构，所述隔离结构的顶部表面低于所述第一阱区和第二阱区的顶部表面，所述隔离结构将所述第二阱区分为靠近所述的第一阱区的第一区域、远离所述第一阱区的第二区域以及位于隔离结构下方的底部区域；
在所述基底上形成伪栅结构，所述伪栅结构覆盖所述第一阱区顶部、第二阱区的第一区域以及隔离结构顶部的部分表面，所述伪栅结构包括伪栅极；
在所述伪栅结构露出的第一阱区和所述第二阱区的第二区域中分别形成源区或漏区；
形成覆盖所述基底和所述源区或漏区的介质层，所述介质层露出所述伪栅结构的顶部表面；
去除所述伪栅极，在所述介质层内形成开口；
在开口底部和侧壁上形成栅介质层；
在所述栅介质层上形成功函数层；
对位于开口底部的第二阱区第一区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数；
向所述开口内填充导电材料，形成栅电极。
可选的，所述晶体管为N型场效应晶体管，进行离子注入处理的步骤中，所述注入离子为氟离子、碳离子或钛离子。
可选的，进行离子注入处理的步骤中，所述离子注入的能量在1KeV到20KeV，注入剂量在1.0E12atom/cm2到1.0E16atom/cm2，注入角度在10°到20°范围内。
可选的，进行离子注入处理的步骤包括：形成第一掩膜，所述第一掩膜覆盖位于开口底部第一阱区顶部表面的栅介质层；对位于第二阱区顶部和侧壁以及隔离结构顶部部分表面的功函数层进行离子注入处理。
可选的，形成第一掩膜的步骤中，所述第一掩膜的材料包括光刻胶。
可选的，进行离子注入的步骤之后，向所述开口内填充导电材料的步骤之前，所述形成方法还包括：去除所述第一掩膜。
可选的，所述第一掩模的材料为光刻胶，去除所述第一掩膜的步骤包括：采用灰化方式去除所述第一掩膜。
可选的，形成基底的步骤中，所述隔离结构的顶部表面与所述第一阱区和第二阱区的顶部表面的高度差在到范围内。
可选的，在开口底部和侧壁上形成栅介质层的步骤包括：在开口底部和侧壁上形成高K介质层。
可选的，所述栅介质层还包括栅氧层，去除所述伪栅极形成开口的步骤之后，形成高K介质层的步骤之前，所述形成方法还包括对所述开口底部露出的第一阱区顶部、第二阱区第一区域100n1顶部和侧壁进行氧化处理以形成栅氧层。
可选的，所述晶体管为N型场效应晶体管，所述功函数层的材料包括钛铝。
可选的，所述晶体管包括鳍式场效应晶体管，所述基底表面形成有相邻的第一鳍部和第二鳍部，所述第一阱区和所述第二阱区位于第一鳍部内，沿朝向第二鳍部的方向依次排列，且所述第二阱区延伸至所述第二鳍部内，所述第一鳍部和第二鳍部之间形成有隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部的部分侧壁表面；形成基底的步骤包括：提供半导体衬底；在所述半导体衬底表面形成第二掩膜；以所述第二掩膜为掩膜刻蚀所述半导体衬底，形成所述基底以及相邻的第一鳍部和第二鳍部；在所述第一鳍部以及基底内形成第一阱区；在所述第一鳍部、第二鳍部以及基底内形成与所述第一阱区相邻的第二阱区；在所述第二阱区内形成隔离结构的步骤包括：在所述第一鳍部和第二鳍部之间形成隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部的部分侧壁表面；形成源区或漏区的步骤包括：在位于第一阱区，所述伪栅结构露出的第一鳍部内形成源区或漏区；在位于第二阱区第二区域的第二鳍部内形成源区或漏区。
可选的，在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨所述第一鳍部，并覆盖所述第一鳍部顶部和侧壁以及所述隔离结构顶部的部分表面。
可选的，所述基底表面第一鳍部的数量为多个；在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨多个所述第一鳍部且垂直多个所述第一鳍部设置。
可选的，所述晶体管包括N型晶体管，形成基底的步骤中，所述第一阱区为P型阱区，所述第二阱区为N型阱区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述栅介质层上形成功函数层的步骤之后，在填充导电材料形成栅电极的步骤之前，对位于开口底部的第二阱区第一区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数，改善了所述晶体管阈值电压分布不均匀的问题，减少了栅介质层击穿现象的出现，提高了所形成晶体管的性能。
附图说明
图1是现有技术中一种LDMOS的结构示意图；
图2至图7本发明晶体管形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中的LDMOS存在栅介质层容易被击穿的问题。现结合现有技术中LDMOS的结构分析其栅介质层容易被击穿问题的原因：
参考图1，示出了现有技术中一种LDMOS的结构示意图。
如图1所示，所述LDMOS包括：
所述基底10内形成有相邻的P型阱区10p和N型阱区10n；位于N型区内的隔离结构11，所述隔离结构11的顶部表面低于所述P型阱区10p和N型阱区10n的顶部表面；位于基底10表面的栅极结构12，所述栅极结构12覆盖P型阱区10p顶部、N型阱区10n顶部和侧壁以及隔离结构11顶部的部分表面；位于栅极结构12一侧P型阱区10p内的源区11a以及位于隔离结构11远离所述栅极结构12一侧N型阱区10n内的漏区11b。
其中N型阱区10n为漂移区，其掺杂浓度较低，因此在所述LDMOS接高压时，N型阱区10n的分压较大。所述栅极结构12包括栅介质层12a和栅电极12b。为了提高所述LDMOS的耐压性能，所述栅介质层12a包括覆盖P型阱区10p顶部、N型阱区10n顶部和侧壁的氧化层、覆盖所述氧化层以及部分隔离结构11顶部表面的高K介质层以及覆盖所述高K介质层的功函数层。
随着因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，
因此所述基底10表面形成有相邻的第一鳍部10a和第二鳍部10b，所述p型阱区10p和所述n型阱区10n位于第一鳍部10a内，沿朝向第二鳍部10b的方向依次排列，且所述n型阱区10n延伸至所述第二鳍部10b内。所述隔离结构11位于第一鳍部10a和第二鳍部10b之间，所述栅极结构12覆盖所述第一鳍部10a的顶部和侧壁的部分表面，且为了使所所述栅极结构12能够覆盖所述第一鳍部10a的侧壁，所述隔离结构11的顶部表面低于所述第一鳍部10a的顶部表面，因此所述隔离结构11的顶部表面低于所述p型阱区10p和第n型阱区10n的顶部表面。
由于寄生电阻的不同，隔离结构11与P型阱区10p之间，N型阱区10n不同位置的分压并不相等。由于隔离结构11的顶部表面低于所述P型阱区10p和N型阱区10N的顶部表面，因此所述栅极结构12的电压在所述N型阱区10n侧壁的分布并不均匀——与所述P型阱区10p和N型阱区10n顶部表面距离越远，电压越大——容易出现栅介质层12a被击穿的现象，影响所述晶体管的性能。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：
形成基底，所述基底内形成有相邻的第一阱区和第二阱区，所述第一阱区具有第一类型掺杂离子，所述第二阱区具有第二类型掺杂离子；在所述第二阱区内形成隔离结构，所述隔离结构的顶部表面低于所述第一阱区和第二阱区的顶部表面，所述隔离结构将所述第二阱区分为靠近所述的第一阱区的第一区域、远离所述第一阱区的第二区域以及位于隔离结构下方的底部区域；在所述基底上形成伪栅结构，所述伪栅结构覆盖所述第一阱区顶部、第二阱区的第一区域以及隔离结构顶部的部分表面，所述伪栅结构包括伪栅极；在所述伪栅结构露出的第一阱区和所述第二阱区的第二区域中分别形成源区或漏区；形成覆盖所述基底和所述源区、所述漏区的介质层，所述介质层露出所述伪栅结构的顶部表面；去除所述伪栅极，在所述介质层内形成开口；在开口底部和侧壁上形成栅介质层；在所述栅介质层上形成功函数层；对位于开口底部的第二阱第二区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数；向所述开口内填充导电材料，形成栅电极。
本发明在所述栅介质层上形成功函数层的步骤之后，在填充导电材料形成栅电极的步骤之前，对位于开口底部的第二阱区第一区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数，改善了所述晶体管阈值电压分布不均匀的问题，减少了栅介质层击穿现象的出现，提高了所形成晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图7示出了本发明晶体管形成方法一实施例各个步骤的结构示意图。
参考图2和图3，其中图3是图2中沿AA线的剖视图，形成基底100，所述基底100内形成有相邻的第一阱区100p和第二阱区100n，所述第一阱区100p具有第一类型掺杂离子，所述第二阱区100n具有第二类型掺杂离子。
本实施例中，所述晶体管包括鳍式场效应晶体管，因此所述基底100表面形成相邻的第一鳍部101和第二鳍部102，所述第一阱区100p和所述第二阱区100n位于第一鳍部101内，沿朝向第二鳍部102的方向依次排列，且所述第二阱区100n延伸至所述第二鳍部102内。
形成所述基底100的步骤包括：提供半导体衬底；在所述半导体衬底表面形成第二掩膜；以所述第二掩膜为掩膜刻蚀所述半导体衬底，形成所述基底100以及相邻的第一鳍部101和第二鳍部102；在所述第一鳍部101以及基底100内形成第一阱区100p；在所述第一鳍部101、第二鳍部102以及基底100内形成与所述第一阱区100p相邻的第二阱区100n；在所述第一鳍部101和第二鳍部102之间形成隔离结构103，所述隔离结构103覆盖所述第一鳍部101和第二鳍部102的部分侧壁表面。
所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成第一鳍部101和第二鳍部102。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100以及所述第一鳍部101和第二鳍部102的材料均为单晶硅。
在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所形成第一鳍部101和第二鳍部102的高度。
所述第二掩膜用于定义所述第一鳍部101和第二鳍部102的位置和尺寸。形成所述第二掩膜的步骤包括：在所述半导体衬底表面形成掩膜材料层；在所述掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述掩膜材料层直至露出所述半导体衬底表面，以形成所述第二掩膜。具体的，所述第二掩膜的材料为氮化硅。
所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述第一鳍部101和所述第二鳍部102的特征尺寸，以及第一鳍部101和第二鳍部102之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-alignedTriple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
所述第一阱区100p作为横向扩散区以形成有浓度梯度的沟道。具体的，形成所述第一阱区100p的步骤包括：形成第三掩膜，所述第三掩膜露出所述第一阱区100p所对应的基底100表面；进行第一离子注入，在所述第一鳍部101以及基底100内形成所述第一阱区100p，所述第一阱区100p内具有第一掺杂类型离子。本实施例中，所形成晶体管为N型晶体管，因此所述第一阱区100p为P型阱区，也就是说，所述第一类型掺杂离子为P型离子，例如硼离子或镓离子。
所述第二阱区100n作为漂移区以承受较大的分压。具体的，形成所述第二阱区100n的步骤包括：形成第四掩膜，所述第四掩膜露出所述第二阱区100n所对应的基底100表面；进行第二离子注入，在所述第一鳍部101、第二鳍部102以及基底100内形成与所述第一阱区100p相邻的第二阱区100n，所述第二阱区100n内具有第二掺杂类型离子。本实施例中，所形成的晶体管为N型晶体管，因此所述第二阱区100n为N型阱区，也就是说，所述第二类型掺杂离子为N型离子，例如磷离子或砷离子。
继续参考图3，在所述第二阱区100n内形成隔离结构103，所述隔离结构103的顶部表面低于所述第一阱区100p和第二阱区100n的顶部表面。
本实施例中，在所述第二阱区100n内形成隔离结构103的步骤包括：在所述第一鳍部101和第二鳍部102之间形成隔离结构103，所述隔离结构103覆盖所述第一鳍部101和第二鳍部102的部分侧壁表面。
本实施例中，所述隔离结构103用于实现相邻第一鳍部101和第二鳍部102之间的电隔离。所述隔离结构103的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电系数小于2.5)。
所述隔离结构103的顶部表面低于所述第一阱区100p和第二阱区100n的顶部表面，以露出所述第一鳍部101的侧壁，从而使后续所述形成的栅极结构能够覆盖所述第一鳍部101侧壁的部分表面。具体的，所述隔离结构103的顶部表面与所述第一阱区100p和第二阱区100n的顶部表面的高度差在到范围内。
所述隔离结构101将所述第二阱区100n分为靠近所述的第一阱区100p的第一区域100n1、远离所述第一阱区100p的第二区域100n2以及位于隔离结构下方的底部区域100n3。
形成隔离结构103的步骤包括：形成隔离材料层，所述隔离材料层填充于相邻第一鳍部101和第二鳍部102之间，且所述隔离材料层的顶部表面高于所述第一鳍部101和第二鳍部102的顶部表面；去除所述隔离材料层顶部的部分厚度，露出所述第一鳍部101和第二鳍部102的部分侧壁以形成隔离结构103。
随着半导体器件密度的提高，相邻第一鳍部101和第二鳍部102之间的尺寸相应缩小，使得相邻第一鳍部101和第二鳍部102之间沟槽的深宽比增大，为了使所述隔离材料层能够充分填充于相邻第一鳍部101和第二鳍部102之间的沟槽，形成所述隔离材料层的步骤包括：采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层。
继续参考图3，在所述基底100上形成伪栅结构120，所述伪栅结构120覆盖所述第一阱区100p顶部、第二阱区100n第一区域100n1以及隔离结构103顶部的部分表面，所述伪栅结构120包括伪栅极121。
本实施例中，所形成的晶体管为鳍式场效应晶体管，所述第一阱区100p和所述第二阱区100n位于第一鳍部101内，沿朝向第二鳍部102的方向依次排列，且所述第二阱区100n延伸至所述第二鳍部102内。因此所述伪栅结构120横跨所述第一鳍部101，并覆盖所述第一鳍部101顶部和侧壁以及所述隔离结构103顶部的部分表面。此外，所述基底100表面第一鳍部101的数量为多个；因此所述伪栅结构120横跨多个所述第一鳍部101且垂直多个所述第一鳍部101设置。
所述伪栅结构120包括伪栅极121，本实施例中，所述伪栅结构120还包括位于基底100和伪栅极121之间的氧化层(图中未示出)，所述氧化层覆盖所述第一鳍部101和第二鳍部102表面，所述伪栅极121横跨所述第一鳍部101顶部和侧壁的部分表面。
因此形成所述伪栅结构120的步骤包括：形成覆盖所述第一鳍部101和所述第二鳍102部表面的氧化层；在所述氧化层表面形成所述伪栅极121。
所述氧化层能够在后续半导体工艺中保护所述第一鳍部101和第二鳍部102的表面。所述氧化层的材料为氧化物，本实施例中，可以通过原位水汽生成工艺在所述第一鳍部101和第二鳍部102的表面形成。
所述伪栅极121的材料为多晶硅。具体的，形成所述伪栅极121的步骤包括：在所述基底100、所述氧化层表面形成伪栅材料层；在所述伪栅材料层表面形成第五掩膜122，所述第五掩膜122用于定义所述伪栅极121的位置和尺寸；以所述第五掩膜122为掩模，刻蚀所述伪栅材料层，直至露出所述基底100以及氧化层表面，形成所述伪栅极121。
刻蚀形成所述伪栅极121以及后续形成金属栅极结构的过程中，都容易对所述第一鳍部101表面造成损伤，氧化层的存在能够有效的避免所述第一鳍部101表面受到损伤，提高所形成晶体管的性能。但是氧化层的设置仅为一示例，本发明其他实施例中也可以不设置所述氧化层，本发明对此不做限制。
继续参考图3，在所述伪栅结构120露出的第一阱区100p和所述第二阱区100n的第二区域100n2中分别形成源区或漏区130。
本实施例中，所述晶体管为鳍式场效应晶体管，因此，所述源区或漏区130为位于伪栅结构120两侧第一鳍部101和第二鳍部102内抬升式(raised)的源区或漏区130。
具体的，形成所述源区或漏区130的步骤包括：在位于第一阱区100p内，所述伪栅结构120露出的第一鳍部101内形成源区或漏区130；在位于第二阱区100n第二区域100n2的第二鳍部102内形成源区或漏区130。
需要说明的是，本实施例中，所述伪栅结构120还包括栅极侧墙123，用于保护所述伪栅极121的侧壁表面，还用于定义源区或漏区130与所述伪栅极121的相对位置。具体的，所述栅极侧墙123的材料可以为氧化硅、氮化硅以及氮氧化硅中的一种或多种的组合。
所述源区或漏区130包括重掺杂区131以及应力层132。因此形成所述源区或漏区130的步骤包括：通过离子注入的方式在位于第一阱区100p，所述伪栅结构120露出的第一鳍部101内形成重掺杂区131，以及在位于第二阱区100n第二区域100n2的第二鳍部102内形成重掺杂区131；采用掩膜刻蚀的方式在所述重掺杂区131内形成凹槽；采用外延工艺向所述凹槽内填充半导体材料以形成应力层132；向所述应力层132内掺杂离子以形成源区或漏区130。
本实施例中，所形成的晶体管为N型晶体管，因此形成所述应力层132的材料为碳硅材料，所述应力层132内掺杂的离子为N型离子，所述应力层132为方形应力层。本发明对所形成晶体管的类型不做限制，当形成晶体管为P型晶体管时，形成应力层的材料也可以为锗硅材料，所述应力层内的掺杂离子为P型离子。
参考图4，形成覆盖所述基底100和所述源区或漏区130的介质层140，所述介质层140露出所述伪栅结构120的顶部表面。
所述介质层140用于实现不同器件层之间的电隔离，还用于定义所述伪栅结构120的形状和位置。所述介质层140的材料包括氧化硅、氮化硅氮氧化硅、低K介质材料或超低K介质材料。
所述介质层140的形成步骤包括：形成覆盖所述基底100、所述伪栅结构120以及所述源区或漏区130的介质材料层，所述介质材料层的顶部表面高于所述伪栅结构120的顶部表面；平坦化所述介质材料层，直至露出所述伪栅结构120的顶部表面。
具体的，可以通过流体化学气相沉积(FCVD)的方式形成所述介质材料层；可以通过化学机械研磨的方式平坦化所述介质材料层。需要说明的是，本实施例中，所述伪栅结构120顶部表面还形成有第五掩膜122，因此所述化学机械研磨在露出所述伪栅极121的顶部表面时停止。以去除所述第五掩膜122。
结合参考图5，去除所述伪栅极121，在所述介质层140内形成开口150。
具体的，可以通过四甲基氢氧化铵(TMAH)湿法刻蚀的方式去除所述伪栅极121，形成开口150。所述开口150底部露出第一阱区100p顶部、第二阱区100n第一部分100n1的顶部表面和侧壁的部分表面以及隔离结构103顶部的部分表面。
本实施例中，所述第一阱区100p和第二阱区100n位于所述第一鳍部101和第二鳍部102以及基底100内，所以所述开口150底部露出所述第一鳍部101的顶部和侧壁以及所述隔离结构103顶部的部分表面。
继续参考图5，在所述开口150底部和侧壁上形成栅介质层160。
所述开口150底部露出所述露出第一阱区100p顶部、第二阱区100n第一部分100n1的顶部表面和侧壁的部分表面以及隔离结构103顶部的部分表面，因此所述栅介质层160覆盖所述开口150的侧壁以及第一阱区100p顶部、第二阱区100n第一部分100n1的顶部表面和侧壁的部分表面以及隔离结构103顶部的部分表面。
本实施例中，所述开口150底部露出所述第一鳍部101的顶部和侧壁以及所述隔离结构103顶部的部分表面，所以所述栅介质层160覆盖所述第一鳍部101的顶部和侧壁以及所述隔离结构103顶部的部分表面。
需要说明的是，本实施例中，所述第一鳍部101表面还形成有氧化层(图中未示出)以保护所述第一鳍部101的表面，去除所述伪栅极121的过程中会使所述氧化层141受到损伤。因此去除所述伪栅极121的步骤之后，形成所述栅介质层160的步骤之前，所述形成方法还可以包括去除所述氧化层，以避免所述氧化层的损伤影响所形成晶体管的性能。但是本发明对所述氧化层的去除与否并不做限制，本发明其他实施例中，也可以保留所述氧化，作为所述栅介质层的一部分。
所述栅介质层160包括位于开口150底部和侧壁表面的高K介质层162。因此在开口150底部和侧壁上形成栅介质层160的步骤包括：在开口150底部和侧壁上形成高K介质层162。
所述高K介质层162位于开口150底部第一阱区100p顶部、第二阱区100n第一区域100n1顶部和侧壁以及隔离结构103顶部的部分表面。高K介质层162用于减小栅介质层的厚度，维持晶体管的高驱动性能。所述高K介质层162的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
需要说明的是，所述栅介质层还包括位于高K介质层162和基底100之间的栅氧层161。所以去除所述伪栅极121(如图4所示)形成开口150的步骤之后，形成所述高K介质层162的步骤之前，所述形成方法还包括：对所述开口150底部露出的第一阱区100p顶部、第二阱区100n第一区域100n1顶部和侧壁进行氧化处理以形成栅氧层161。但是再次形成栅氧层161的做法仅为一示例，本发明其他实施例中，也可以不再次形成所述栅氧层，本发明对此不做限制。
继续参考图5，在所述栅介质层160上形成功函数层163。
所述功函数层163用于调节所形成晶体管的阈值电压。本实施例中，所形成晶体管为N型场效应晶体管，所以所述功函数163的材料包括钛铝。具体的，可以通过化学气相沉积、物理气相沉积或者原子层沉积等膜层沉积方式形成所述功函数层163。
参考图6，对位于开口150底部的第二阱区100n第一区域100n1以及隔离结构103上的功函数层163进行离子注入处理，以调节所述功函数层163的功函数。
当所形成晶体管实现导通时，所述晶体管内的导通电流经所述第二阱区100n第一区域100n1、底部区域100n3以及第二区域100n2。由于所述隔离结构103的顶部表面低于所述第一阱区100p和第二阱区100n的顶部表面，由于寄生电阻不同，因此所述第二阱区102第一部分100n1的侧壁表面附近的电场分布并不均匀，因此位于所述第二阱区102第一部分100n1侧壁的栅介质层160承受的电压不等。通过对所述第二阱区100n第一区域100n1以及隔离结构103上的功函数层163进行离子注入，以调节所述栅介质层160的功函数，从而调节所述栅介质层160的耐压能力，能够降低栅介质层160被击穿的可能，提高所形成晶体管的性能。
由于所述开口150底部还露出所述第一阱区100p顶部表面，因此，进行离子注入处理的步骤包括：形成第一掩膜170，所述第一掩膜170覆盖位于开口150底部第一阱区100p顶部表面的功函数层163；对位于第二阱区100n顶部和侧壁以及隔离结构103顶部部分表面的功函数层163进行离子注入处理。
所述第一掩膜170用于在进行离子注入处理过程中，保护所述第一阱区100p顶部表面上的功函数层163防止所述离子注入工艺影响所述功函数层163的性能。具体的，所述第一掩膜170的材料包括光刻胶，可以通过光刻胶涂覆工艺形成。
本实施例中，所述晶体管为N型场效应晶体管，进行离子注入处理的步骤中，所述注入的离子为氟离子、碳离子或钛离子，以实现对所述功函数层163功函数的调节。
具体的，进行离子注入处理的步骤中，所述离子注入的能量在1KeV到20KeV，注入剂量在1.0E12atom/cm2到1.0E16atom/cm2，注入角度在10°到20°范围内。
结合参考图7，向所述开口150(如图6所示)内填充导电材料形成栅电极180。
需要说明的是，本实施例中，所述开口内还形成有覆盖第一阱区100p的第一掩膜170，因此在进行离子注入的步骤之后，向所述开口150内填充导电材料的步骤之前，所述形成方法还包括：去除所述第一掩膜170。
本实施例中，所述第一掩膜170的材料为光刻胶，因此可以通过灰化方式去除所述第一掩膜，以露出所述开口150的底部。
具体的形成栅电极180的步骤包括：向所述开口150内填充导电材料形成电极材料层；对所述电极材料层进行平坦化处理，形成栅电极180。所述晶体管为高K金属栅晶体管，因此所述导电材料为金属，具体可以包括铜、钨、铝或银。本实施例中，所述导电材料为钨；此外可以通过化学机械研磨的方式对所述电极材料层进行平坦化处理，以形成所述栅电极。
综上，本发明在所述栅介质层上形成功函数层的步骤之后，在填充导电材料形成栅电极的步骤之前，对位于开口底部的第二阱区第一区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数，改善了所述晶体管阈值电压分布不均匀的问题，减少了栅介质层击穿现象的出现，提高了所形成晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种晶体管的形成方法，其特征在于，包括：
形成基底，所述基底内形成有相邻的第一阱区和第二阱区，所述第一阱区具有第一类型掺杂离子，所述第二阱区具有第二类型掺杂离子；
在所述第二阱区内形成隔离结构，所述隔离结构的顶部表面低于所述第一阱区和第二阱区的顶部表面，所述隔离结构将所述第二阱区分为靠近所述的第一阱区的第一区域、远离所述第一阱区的第二区域以及位于隔离结构下方的底部区域；
在所述基底上形成伪栅结构，所述伪栅结构覆盖所述第一阱区顶部、第二阱区的第一区域以及隔离结构顶部的部分表面，所述伪栅结构包括伪栅极；
在所述伪栅结构露出的第一阱区和所述第二阱区的第二区域中分别形成源区或漏区；
形成覆盖所述基底和所述源区或漏区的介质层，所述介质层露出所述伪栅结构的顶部表面；
去除所述伪栅极，在所述介质层内形成开口；
在开口底部和侧壁上形成栅介质层；
在所述栅介质层上形成功函数层；
对位于开口底部的第二阱区第一区域以及隔离结构上的功函数层进行离子注入处理，以调节所述功函数层的功函数；
向所述开口内填充导电材料，形成栅电极。
2.如权利要求1所述的形成方法，其特征在于，所述晶体管为N型场效应晶体管，进行离子注入处理的步骤中，所述注入离子为氟离子、碳离子或钛离子。
3.如权利要求1所述的形成方法，其特征在于，进行离子注入处理的步骤中，所述离子注入的能量在1KeV到20KeV，注入剂量在1.0E12atom/cm2到1.0E16atom/cm2，注入角度在10°到20°范围内。
4.如权利要求1所述的形成方法，其特征在于，进行离子注入处理的步骤包括：
形成第一掩膜，所述第一掩膜覆盖位于开口底部第一阱区顶部表面的栅介质层；
对位于第二阱区顶部和侧壁以及隔离结构顶部部分表面的功函数层进行离子注入处理。
5.如权利要求4所述的形成方法，其特征在于，形成第一掩膜的步骤中，所述第一掩膜的材料包括光刻胶。
6.如权利要求4所述的形成方法，其特征在于，进行离子注入的步骤之后，向所述开口内填充导电材料的步骤之前，所述形成方法还包括：去除所述第一掩膜。
7.如权利要求6所述的形成方法，其特征在于，所述第一掩模的材料为光刻胶，去除所述第一掩膜的步骤包括：采用灰化方式去除所述第一掩膜。
8.如权利要求1所述的形成方法，其特征在于，形成基底的步骤中，所述隔离结构的顶部表面与所述第一阱区和第二阱区的顶部表面的高度差在到范围内。
9.如权利要求1所述的形成方法，其特征在于，在开口底部和侧壁上形成栅介质层的步骤包括：在开口底部和侧壁上形成高K介质层。
10.如权利要求9所述的形成方法，其特征在于，所述栅介质层还包括栅氧层，
去除所述伪栅极形成开口的步骤之后，形成高K介质层的步骤之前，所述形成方法还包括对所述开口底部露出的第一阱区顶部、第二阱区第一区域顶部和侧壁进行氧化处理以形成栅氧层。
11.如权利要求1所述的形成方法，其特征在于，所述晶体管为N型场效应晶体管，所述功函数层的材料包括钛铝。
12.如权利要求1所述的形成方法，其特征在于，所述晶体管包括鳍式场效应晶体管，所述基底表面形成有相邻的第一鳍部和第二鳍部，所述第一阱区和所述第二阱区位于第一鳍部内，沿朝向第二鳍部的方向依次排列，且所述第二阱区延伸至所述第二鳍部内，所述第一鳍部和第二鳍部之间形成有隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部的部分侧壁表面；
形成基底的步骤包括：
提供半导体衬底；
在所述半导体衬底表面形成第二掩膜；
以所述第二掩膜为掩膜刻蚀所述半导体衬底，形成所述基底以及相邻的第一鳍部和第二鳍部；
在所述第一鳍部以及基底内形成第一阱区；
在所述第一鳍部、第二鳍部以及基底内形成与所述第一阱区相邻的第二阱区；
在所述第二阱区内形成隔离结构的步骤包括：在所述第一鳍部和第二鳍部之间形成隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部的部分侧壁表面；
形成源区或漏区的步骤包括：在位于第一阱区，所述伪栅结构露出的第一鳍部内形成源区或漏区；在位于第二阱区第二区域的第二鳍部内形成源区或漏区。
13.如权利要求12所述的形成方法，其特征在于，在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨所述第一鳍部，并覆盖所述第一鳍部顶部和侧壁以及所述隔离结构顶部的部分表面。
14.如权利要求12所述的形成方法，其特征在于，所述基底表面第一鳍部的数量为多个；在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨多个所述第一鳍部且垂直多个所述第一鳍部设置。
15.如权利要求1或12所述的形成方法，其特征在于，所述晶体管包括N型晶体管，形成基底的步骤中，所述第一阱区为P型阱区，所述第二阱区为N型阱区。
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