CN111384144B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底内具有漂移区；在所述半导体衬底上形成栅电极材料层，所述栅电极材料层内具有栅极开口；以所述栅电极材料层为掩膜，通过第一离子注入在所述漂移区内形成第二体区，所述第一离子注入的注入方向倾斜于半导体衬底表面法线；以所述栅电极材料层为掩膜，通过第二离子注入在所述第二体区内形成源区，所述第二离子注入的方向平行于半导体衬底表面法线。所述方法形成的半导体器件的导通电阻较小，性能较好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种半导体器件及其形成方法。
背景技术
横向扩散金属氧化物半导体晶体管(Lateral Diffusion MOS，LDMOS)，由于具备高击穿电压，与CMOS工艺兼容的特性，被广泛应用于功率器件中。与传统MOS晶体管相比，LDMOS器件在漏区与栅极之间至少有一个隔离结构。LDMOS接高压时，通过该隔离结构来承受较高的电压降，获得高击穿电压的目的。
现有技术形成的LDMOS晶体管导通电阻较高，进而形成的LDMOS晶体管的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内具有漂移区；在所述半导体衬底上形成栅电极材料层，所述栅电极材料层内具有栅极开口；以所述栅电极材料层为掩膜，通过第一离子注入在所述漂移区内形成第一体区，所述第一离子注入的注入方向倾斜于半导体衬底表面法线；以所述栅电极材料层为掩膜，通过第二离子注入在所述第一体区内形成源区，所述第二离子注入的方向平行于半导体衬底表面法线。
可选的，所述栅电极材料层的形成方法包括：在所述半导体衬底上形成初始栅电极材料层，所述初始栅电极材料层表面具有初始图形层，所述初始图形层内具有初始图形开口；以所述初始图形层为掩膜，刻蚀所述初始栅电极材料层，形成所述栅电极材料层及位于所述栅电极材料层内的栅极开口。
可选的，在刻蚀所述初始栅电极材料层之前，所述半导体器件的形成方法还包括：以所述初始图形层为掩膜，通过第三离子注入在所述漂移区内形成第二体区；所述第一体区的底部与所述第二体区的顶部相接触；所述第二体区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相反。
可选的，所述第二体区的宽度为0.2微米～0.4微米；形成所述第二体区的第三离子注入的离子注入剂量大于形成所述第一体区的第一离子注入的离子剂量。
可选的，在刻蚀所述初始栅电极材料层之后，形成所述第一体区之前，还包括：刻蚀去除部分初始图形层，在所述栅电极材料层上形成图形层及位于所述图形层内的图形开口，所述图形开口的深宽比小于所述初始图形开口的深宽比。
可选的，所述第一离子注入还以所述图形层为掩膜；所述第二离子注入还以所述图形层为掩膜。
可选的，刻蚀去除部分初始图形层的方法包括第一方向刻蚀和第二方向刻蚀中的一种或两种组合；所述第一方向刻蚀包括刻蚀减薄所述初始图形层的厚度；所述第二方向刻蚀包括刻蚀所述初始图形开口的侧壁的初始图形层。
可选的，所述第一体区的宽度为0.3微米～0.5微米；所述第一体区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相反。
可选的，所述第一离子注入的注入方向与半导体衬底表面法线的夹角为0度～15度。
可选的，所述源区宽度为0.2微米～0.4微米。
可选的，所述源区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相同。
可选的，形成所述源区之后，还包括：在所述半导体衬底上形成第一栅电极层和第二栅电极层，所述第一栅电极层和第二栅电极层分别位于所述栅极开口的两侧。
可选的，所述第一栅电极层和第二栅电极层的形成方法包括：去除所述栅电极材料层上的图形层；去除所述图形层之后，去除部分栅电极材料层，在所述半导体衬底上形成第一栅电极层和第二栅电极层。
可选的，形成所述第一栅电极层和第二栅电极层之后，还包括：进行第四离子注入，在所述第一栅电极层、栅极开口和第二栅电极层两侧的漂移区内形成漏区；所述漏区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相同。
可选的，形成所述第一栅电极层和第二栅电极层之后，形成所述漏区之前，还包括：进行第五离子注入，在所述第一栅电极层、栅极开口和第二栅电极层两侧的漂移区内形成轻掺杂区；所述轻掺杂区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型。
相应的，本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底内具有漂移区；位于所述半导体衬底上的栅电极材料层，所述栅电极材料层内具有开口；位于所述漂移区内的第一体区；位于所述第一体区内的源区。
可选的，还包括：位于所述漂移区的第二体区，所述第二体区的顶部和第一体区的底部相接触；所述第二体区的掺杂离子的导电类型与第一体区的掺杂离子的导电类型相同，第二体区和第一体区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相反。
可选的，所述第一体区的宽度为0.3微米～0.5微米。
可选的，所述第二体区的宽度为0.2微米～0.4微米。
可选的，所述源区的宽度为0.2微米～0.4微米；所述源区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相同。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，以所述栅电极材料层为掩膜，通过第一离子注入在所述漂移区内形成第一体区，所述第一离子注入的注入方向倾斜于半导体衬底表面法线；以所述栅电极材料层为掩膜，通过第二离子注入在所述第一体区内形成源区，所述第二离子注入的方向平行于半导体衬底表面法线。所述方法中，所述第一离子注入的注入方向倾斜于半导体衬底表面法线，所述第二离子注入的注入方向平行于半导体衬底表面法线。因此，通过第一离子注入形成的第一体区边缘到通过第二离子注入形成的源区边缘距离较大，从而能够在第一体区和源区之间形成具有足够长度的沟道区域。同时，所形成的第一体区无需通过高掺杂浓度的离子扩散即可形成，能够降低第一离子注入的注入剂量，使形成的第一体区内的离子浓度较低，从而有利于降低器件的导通电阻，从而有利于形成性能较好的半导体器件。
进一步，通过第一离子注入在漂移区内形成第一体区，通过第三离子注入在漂移区内形成第二体区，所述第一体区底部和第二体区顶部相接触。所述第一离子注入和第三离子注入互不干扰，通过第一离子注入形成所述第一体区采用较低的离子注入剂量，使形成的第一体区内的离子浓度较低，从而有利于降低器件的导通电阻，同时，形成所述第二体区的第三离子注入能够采用较高的离子注入剂量，使位于漂移区内深层的第二体区内的离子浓度较高，从而有利于提高器件的击穿电压，进而使形成的半导体器件的瞬间放电抗击穿性能较好，从而有利于形成性能较好的半导体器件。
附图说明
图1至图4是一种LDMOS器件的形成方法各步骤的结构示意图；
图5至图13本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的LDMOS的性能较差。
图1至图4是一种LDMOS器件的形成方法各步骤的结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底内具有漂移区101，所述半导体衬底100上具有栅极结构材料层(图中未示出)，所述栅极结构材料层包括栅介质材料层110和位于栅介质材料层110上的栅电极材料层120，所述栅极结构材料层上具有图形层130，所述图形层内具有图形开口140。
请参考图2，去除部分所述栅电极材料层120，形成第一栅电极层121和第二栅电极层122，且第一栅电极层121和第二栅电极层122之间具有开口123。
请参考图3，以所述图形层130、第一栅电极层121和第二栅电极层122为掩膜，进行离子注入，在所述半导体衬底100的漂移区101内形成P型体区150。
请参考图4，以所述图形层130、第一栅电极层121和第二栅电极层122为掩膜，进行离子注入，在所述P形体区150内形成源区102。
然而，采用上述方法形成LDMOS器件的过程中，形成的LDMOS器件的导通电阻较高，原因在于：通过对半导体衬底100进行离子注入形成P型体区150的方法中，采用较高的离子注入剂量对半导体衬底100进行离子注入，在所述半导体衬底100内形成所述P型体区150。较高离子注入剂量使P型体区150内的离子浓度较高，离子易于横向扩散，从而形成的P型体区150沿平行于半导体衬底100方向上的尺寸大于所述源区102的尺寸，进而能够在P型体区150和源区102之间形成一定宽度的沟道区。然而，较高的离子注入剂量使形成的P型体区的离子浓度较高，会相应增大器件的阈值电压，从而使形成的半导体器件的导通电阻较高，进而使形成的LDMOS器件的性能较差。
为了解决上述技术问题，本发明提供了一种半导体器件的形成方法，包括：以所述栅电极材料层为掩膜，通过第一离子注入在所述漂移区内形成第一体区，所述第一离子注入的注入方向倾斜于半导体衬底表面法线；以所述栅电极材料层为掩膜，通过第二离子注入在所述第一体区内形成源区，所述第二离子注入的方向平行于半导体衬底表面法线。所述方法形成的半导体器件的导通电阻较小，性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。
请参考图5，提供半导体衬底200，所述半导体衬底200内具有漂移区201。
在本实施例中，所述半导体衬底200的材料为硅。
在其他实施例中，所述半导体衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
在本实施例中，所述半导体衬底200表面具有栅介质材料层210和位于栅介质材料层210上的初始栅电极材料层220，所述半导体衬底200上还具有初始图形层230，所述初始图形层230内具有初始图形开口240，所述初始图形层230覆盖部分初始栅电极材料层220。
所述栅介质材料层210的材料包括氧化硅，所述初始栅电极材料层220的材料包括硅。
在本实施例中，所述栅介质材料层210即为栅极结构的栅介质层，所述初始栅电极材料层220用于后续形成第一栅电极层和第二栅电极层。
所述初始图形层230的材料包括：光刻胶。所述初始图形层230用于作为后续形成第二体区的掩膜层。
在本实施例中，所述漂移区201的掺杂离子的导电类型为N型，如：磷离子或者砷离子。
所述初始图形层230和初始图形开口240的形成方法包括：在所述初始栅电极材料层220表面涂布光刻胶层(图中未示出)；对所述光刻胶层进行曝光显影，并暴露出部分初始栅电极材料层220顶部表面，使光刻胶层图形化，形成初始图形层230和位于初始图形层230内的初始图形开口240。
请参考图6，在所述漂移区201内形成第二体区250。
所述第二体区250的形成方法包括：以所述初始图形层230为掩膜层，对漂移区201进行第三离子注入，在所述漂移区201内形成第二体区250。
所述第二体区250的宽度为0.2微米～0.4微米；所述宽度指沿A-A1方向上的尺寸。
形成所述第二体区的第三离子注入的离子注入剂量大于后续形成第一体区的第一离子注入的离子剂量。
通过第三离子注入在漂移区201内形成第二体区250，所述第二体区250顶部和后续第一离子注入在漂移区内形成的第一体区的底部相接触。所述第一离子注入和第三离子注入互不干扰，形成所述第一体区的第一离子注入采用较低的离子注入剂量，使形成的第一体区内的离子浓度较低，从而有利于降低器件的导通电阻，同时，形成所述第二体区250的第三离子注入能够采用较高的离子注入剂量，使位于漂移区201内深层的第二体区内的离子浓度较高，从而有利于提高器件的击穿电压，进而使形成的半导体器件的瞬间放电抗击穿性能较好，从而有利于形成性能较好的半导体器件。
所述第二体区250的掺杂离子的导电类型与所述漂移区201的掺杂离子的导电类型相反。在本实施例中，所述第二体区250的掺杂离子的导电类型为P型，如：砷离子。
请参考图7，在形成所述第二体区250之后，以所述初始图形层230为掩膜，刻蚀所述初始栅电极材料层220(图6中所示)，在所述栅介质材料层210上形成栅电极材料层221及位于所述栅电极材料层221内的栅极开口222；刻蚀去除部分初始图形层230(图6中所示)，在所述栅电极材料层221上形成图形层231以及位于图形层231内的图形开口241。
刻蚀所述初始栅电极材料层220的工艺包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
刻蚀去除部分初始图形层230的方法包括第一方向刻蚀和第二方向刻蚀中的一种或两种组合；所述第一方向刻蚀包括刻蚀减薄所述初始图形层的厚度；所述第二方向刻蚀包括刻蚀所述初始图形开口的侧壁的初始图形层。
刻蚀去除部分初始图形层230的工艺包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
在本实施例中，采用一次各向同性的干法刻蚀工艺，刻蚀所述初始栅电极材料层220形成栅电极材料层221，同时，刻蚀去除部分初始图形层230形成图形层231。在其他实施例中，采用两次刻蚀工艺，分别刻蚀去除部分所述初始栅电极材料层220和刻蚀去除部分初始图形层230。
在本实施例中，刻蚀去除部分初始图形层230方法包括第一方向刻蚀和第二方向刻蚀两者，不仅刻蚀减薄所述初始图形层230的厚度，而且刻蚀所述初始图形开口240的侧壁的初始图形层230。所述图形开口241暴露出所述栅极开口222和栅极开口222周围的部分栅电极材料层221表面。
在其他实施例中，去除部分所述初始图形层230包括第一方向刻蚀，刻蚀减薄所述初始图形层230的厚度。
在又一实施例中，去除部分所述初始图形层230包括第二方向刻蚀，刻蚀所述初始图形开口240的侧壁的初始图形层230。
在本实施例中，通过去除所述部分初始图形层230的顶部表面，且去除初始图形层230内初始图形开口240的侧壁表面，使所述图形层231内形成的图形开口241的深宽比远远小于初始图形层230内初始图形开口231的深宽比，所述深宽比为1:10～1:15，从而有利于后续进行具有倾斜角度的第一离子注入工艺。
请参考图8，在所述漂移区201内形成第一体区251，所述第一体区251的底部和所述第二体区250的顶部相接触。
所述第一体区251的形成方法包括：以所述栅电极材料层221为掩膜，通过第一离子注入在所述漂移区201内形成所述第一体区251，所述第一离子注入的注入方向倾斜于半导体衬底200表面法线。
所述第一体区251的宽度为0.3微米～0.5微米。
所述第一离子注入的离子注入剂量小于形成第二体区250的第三离子注入的离子注入剂量。
所述第一离子注入的注入方向与半导体衬底表面法线的夹角为0度～15度。
在本实施例中，所述第一离子注入还以所述图形层231为掩膜。
由于栅电极材料层221上形成的图形开口241的深宽比小于初始图形开口240的深宽比，有利于进行具有倾斜角度的离子注入。通过所述第一离子注入形成第一体区251，所述第一离子注入的注入方向倾斜于半导体衬底表面法线，从而能够形成宽度较宽的第一体区251，且第一体区251的宽度大于栅电极材料层221内栅极开口222的尺寸，进而能够使第一体区251边缘到后续形成的源区边缘距离较大，从而能够在第一体区251和源区之间形成足够长度的沟道区。同时，所述方法在能够形成具有足够长度的沟道区情况下，所形成的第一体区251无需通过高掺杂浓度的离子扩散即可形成，从而能够降低第一离子注入的注入剂量，使形成的第一体区内的离子掺杂浓度较低，有利于降低器件的导通电阻，从而有利于形成性能较好的半导体器件。
所述第一体区251的掺杂离子的导电类型与第二体区250的掺杂离子的导电类型相同，与漂移区201的掺杂离子的导电类型相反。在本实施例中，第一体区的掺杂离子的导电类型为P型，如：砷离子。
请参考图9，在所述第一体区251内形成源区260。
所述源区260的形成方法包括：以所述栅电极材料层221为掩膜，通过第二离子注入在所述第一体区251内形成源区260，所述第二离子注入的方向平行于半导体衬底200表面法线。
以所述栅电极材料层221为掩膜，通过所述第二离子注入，所述第二离子注入的方向平行于半导体衬底200表面法线，从而形成的源区260的宽度与栅电极材料层221内栅极开口222的宽度大致相同，由于所述第一体区251的宽度大于栅极开口222的宽度，从而第一体区251边缘到形成的源区260边缘距离较大，从而所述第一体区251和所述源区260之间形成足够宽度的沟道区。
所述源区260的掺杂离子的导电类型与漂移区201的掺杂离子的导电类型相同。在本实施例中，所述源区260掺杂的离子类型为N型离子，如：磷离子或者砷离子。
在本实施例中，所述第二离子注入还以所述图形层231为掩膜。
请参考图10，在所述半导体衬底200上形成第一栅电极层223和第二栅电极层224，所述第一栅电极层223和第二栅电极层分别位于所述开口222的两侧。
所述第一栅电极层223和第二栅电极层的224形成方法包括：去除所述栅电极材料层221上的图形层231；去除所述图形层231之后，去除部分栅电极材料层221，在所述半导体衬底200上形成第一栅电极层223和第二栅电极层224，所述第一栅电极层223和第二栅电极层224覆盖栅介质材料层210，且第一栅电极层223和第二栅电极层之间具有开口222。
去除所述图形层231的工艺包括氧化灰化法。
去除部分栅电极材料层221的工艺包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
所述第一栅电极层223和第二栅电极层224用于定义后续形成轻掺杂区的位置和尺寸。
请参考图11，在形成所述第一栅电极层223和第二栅电极层224之后，进行第五离子注入，在所述第一栅电极层223、栅极开口222和第二栅电极层224两侧的漂移区201内形成轻掺杂区。
所述轻掺杂区270的形成方法包括：以第一栅电极层223和第二栅电极层224为掩膜，在第一栅电极层223、栅极开口222和第二栅电极层224两侧的漂移区201内进行第五离子注入。
所述轻掺杂区270的掺杂离子的导电类型与漂移区201的掺杂离子的导电类型相同。在本实施例中，所述轻掺杂区270离子类型为N型离子，如：磷离子或者砷离子。
请参考图12，在形成所述轻掺杂区270之后，分别在第一栅电极层223和第二栅电极层224两侧形成侧墙280。
所述侧墙280的形成方法包括：在所述栅介质层210表面、第一栅电极层223和第二栅电极层224两侧侧壁和顶部表面形成侧墙膜(图中未示出)；去除栅介质材料层210表面和第一栅电极层223和第二栅电极层224顶部的侧墙膜，分别在所述第一栅电极层223和第二栅电极层224侧壁表面形成所述侧墙280。
所述侧墙膜的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷的一种或几种。在本实施例中，所述侧墙膜的材料为氮化硅，相应的，所述侧墙280的材料为氮化硅。所述侧墙280定义出后续漏区的位置和尺寸。
请参考图13，在所述侧墙280、第一栅电极层223、开口222和第二栅电极层224两侧的漂移区内201形成漏区290。
所述漏区290的形成方法包括：以所述侧墙280、第一栅电极层223、开口和第二栅电极层224为掩膜，在侧墙280、第一栅电极层223、栅极开口222和第二栅电极层224两侧的漂移区201内进行第四离子注入。
所述漏区290的掺杂离子的导电类型与漂移区201的掺杂离子的导电类型相同。在本实施例中，所述漏区290的掺杂离子的导电类型为N型，如：磷离子或者砷离子。
相应的，本发明还提供一种半导体器件，请继续参考图9，包括：
半导体衬底200，所述半导体衬底200内具有漂移区201；
位于所述半导体衬底200上的栅电极材料层221，所述栅电极材料层221内具有栅极开口222；
位于所述漂移区201内的第一体区251；
位于所述第一体区251内的源区260。
所述半导体器件，还包括：位于所述漂移区201内的第二体区250，所述第二体区250顶部和第一体区251底部相接触；所述第二体区250的掺杂离子的导电类型与第一体区251的掺杂离子的导电类型相同，第二体区250和第一体区251的掺杂离子的导电类型与漂移区201的掺杂离子的导电类型相反。
所述第一体区251的宽度为0.3微米～0.5微米。
所述第二体区250的宽度为0.2微米～0.4微米。
所述源区260的宽度为0.2微米～0.4微米；所述源区260的掺杂离子的导电类型与漂移区201的掺杂离子的导电类型相同。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内具有漂移区；
在所述半导体衬底上形成栅电极材料层，所述栅电极材料层内具有栅极开口；
以所述栅电极材料层为掩膜，通过第一离子注入在所述漂移区内形成第一体区，所述第一离子注入的注入方向倾斜于半导体衬底表面法线；
以所述栅电极材料层为掩膜，通过第二离子注入在所述第一体区内形成源区，所述第二离子注入的方向平行于半导体衬底表面法线；
所述栅电极材料层的形成方法包括：在所述半导体衬底上形成初始栅电极材料层，所述初始栅电极材料层表面具有初始图形层，所述初始图形层内具有初始图形开口；以所述初始图形层为掩膜，刻蚀所述初始栅电极材料层，形成所述栅电极材料层及位于所述栅电极材料层内的栅极开口；
在刻蚀所述初始栅电极材料层之后，形成所述第一体区之前，还包括：
刻蚀去除部分初始图形层，在所述栅电极材料层上形成图形层及位于所述图形层内的图形开口，所述图形层内的图形开口的深宽比小于所述初始图形开口的深宽比，所述图形层内的图形开口的深宽比为1:10～1:15；
在刻蚀所述初始栅电极材料层之前，以所述初始图形层为掩膜，通过第三离子注入在所述漂移区内形成第二体区；所述第一体区的底部与所述第二体区的顶部相接触；所述第二体区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相反；所述第三离子注入与所述第一离子注入互不干扰；所述第一体区与所述第二体区共同构成体区。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二体区的宽度为0.2微米～0.4微米；形成所述第二体区的第三离子注入的离子注入剂量大于形成所述第一体区的第一离子注入的离子剂量。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一离子注入还以所述图形层为掩膜；所述第二离子注入还以所述图形层为掩膜。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除部分初始图形层的方法包括第一方向刻蚀和第二方向刻蚀中的一种或两种组合；所述第一方向刻蚀包括刻蚀减薄所述初始图形层的厚度；所述第二方向刻蚀包括刻蚀所述初始图形开口的侧壁的初始图形层。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一体区的宽度为0.3微米～0.5微米；所述第一体区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相反。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一离子注入的注入方向与半导体衬底表面法线的夹角为0度～15度。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述源区宽度为0.2微米～0.4微米。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述源区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相同。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源区之后，还包括：在所述半导体衬底上形成第一栅电极层和第二栅电极层，所述第一栅电极层和第二栅电极层分别位于所述栅极开口的两侧。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第一栅电极层和第二栅电极层的形成方法包括：去除所述栅电极材料层上的图形层；去除所述图形层之后，去除部分栅电极材料层，在所述半导体衬底上形成第一栅电极层和第二栅电极层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，形成所述第一栅电极层和第二栅电极层之后，还包括：进行第四离子注入，在所述第一栅电极层、栅极开口和第二栅电极层两侧的漂移区内形成漏区；所述漏区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型相同。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，形成所述第一栅电极层和第二栅电极层之后，形成所述漏区之前，还包括：进行第五离子注入，在所述第一栅电极层、栅极开口和第二栅电极层两侧的漂移区内形成轻掺杂区；所述轻掺杂区的掺杂离子的导电类型与漂移区的掺杂离子的导电类型。
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