CN105576034A - 薄膜晶体管元件及其制造方法 - Google Patents
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Abstract
一种薄膜晶体管元件及其制造方法，其包含形成一图案化光阻层于有源层上，其中图案化光阻层具有一第一部分、一第二部分及镂空部分，且第一部分的厚度大于第二部分的厚度；薄化镂空部分的有源层；移除图案化光阻层的第二部分，以裸露出对应的有源层部分；对有源层的裸露部分进行高剂量离子掺杂，使较厚的有源层形成高浓度掺杂区，较薄的有源层形成低掺杂区；移除剩余的图案化光阻层；最后形成栅极、接触孔和漏/源极金属层。
Description
【技术领域】
本发明是有关于半导体制作工艺，特别是有关于一种薄膜晶体管元件及其制造方法。
【背景技术】
低温多晶硅(low-temperaturepolysilicontechnology,简称LTPS)薄膜晶体管液晶显示器具有容易实现薄型化、轻量、高可靠性、高分辨率显示等优点，已逐渐成为市场上的主流。
在LTPS薄膜晶体管元件制作中，因沟道长度越来越短，短沟道效应愈发明显。短沟道效应造成N型薄膜晶体管(NTFT)元件特性异常，如临界电压(Vth)偏大、关态电流(offcurrent)偏高，为了避免此类异常，一般NTFT元件制作均会在N+半导体层和沟道之间增加一段轻掺杂区域N-(LDD,LightlyDopedDrain)，进而避免薄膜晶体管元件特性异常，但此元件信赖性与稳定性不佳。
在传统的LTPS薄膜晶体管元件制作工艺的流程中，首先会于玻璃基板上沉积缓冲层，接着沉积非晶硅(a-Si)层，经过准分子激光退火(ExcimerLaserAnnealing，简称为ELA)制程将非晶硅层转变成多晶硅(poly-Si)层，进行有源岛(activeisland)的成形，即形成TFT元件的有源层(第1道掩膜)，进行沟道掺杂(channeldoping)形成沟道，之后再通过两道掩膜定义高浓度掺杂N+区域和低浓度掺杂N-区域(第2道和第3道掩膜)，再形成栅绝缘层和栅电极层，再通过光刻胶定义栅电极图形(第4道掩膜)，经过蚀刻形成栅电极，之后再进行层间电介质(ILD)层、接触孔(第5道掩膜)、漏/源电极的成形(第6道掩膜)，进而完成LTPS薄膜晶体管元件的整个制程。从有源层到漏/源电极的成形的过程共需6道掩膜。
上述的LTPS薄膜晶体管元件的半导体层制备工艺复杂，需要增加掩膜(Mask)工艺的数量，这使得薄膜晶体管阵列基板的制造成本过高。
故，有必要提供一种薄膜晶体管元件及其制造方法，以解决现有技术所存在的问题。
【发明内容】
有鉴于现有技术的缺点，本发明的主要目的在于提供一种薄膜晶体管元件及其制造方法，以解决现有的LTPS薄膜晶体管元件的半导体层制备工艺复杂的问题。
为达成本发明的前述目的，本发明提供一种薄膜晶体管元件的制造方法，其包含下列步骤：在基板上形成一有源层；对有源层进行通道掺杂；形成一图案化光阻层于该有源层上，其中该图案化光阻层具有一第一部分、一第二部分及镂空部分，且第一部分的厚度大于第二部分的厚度，其中第一部分覆盖有源层的中央位置；第二部分覆盖于有源层的两侧；镂空部分位于第一部分与第二部分之间以将第一部分与第二部分隔开，且所述镂空部分露出有源层的一部分；通过蚀刻使露出于所述镂空部分的有源层厚度变薄；移除图案化光阻层的第二部分，以裸露出对应的有源层部分；对有源层的裸露部分进行高剂量离子掺杂，使较厚的有源层形成高浓度掺杂区，较薄的有源层形成低掺杂区；移除剩余的图案化光阻层，并形成一栅极绝缘层；于栅极绝缘层上形成一金属层，并(通过第4道掩膜)图案化所述金属层以定义出栅极；于栅极绝缘层上形成一层间电介质层以覆盖所述栅极；于所述层间电介质层上形成位置对应高浓度掺杂区的接触孔；以及于接触孔内形成漏/源极金属层。
在本发明的一实施例中，所述形成图案化光阻层于该有源层上的步骤是采用半色调掩膜工艺、灰色调掩模工艺或单狭缝掩膜工艺。
在本发明的一实施例中，所述在基板上形成一有源层的步骤是在基板上沉积一非晶硅层，并使非晶硅层结晶化成为多晶硅层，再通过掩膜工艺将多晶硅层图案化，从而定义出所述有源层。
在本发明的一实施例中，所述使非晶硅层结晶化成为多晶硅层的方式为准分子激光退火工艺。
在本发明的一实施例中，所述移除图案化光阻层的第二部分的步骤是采用干法灰化工艺。
本发明另提供一种薄膜晶体管元件，其包括一基板；一有源层，形成于所述基板，所述有源层包含高浓度掺杂部分与低浓度掺杂部分，其中所述低浓度掺杂部分的厚度小于所述高浓度掺杂部分。
在本发明的一实施例中，所述薄膜晶体管元件进一步包括一栅极绝缘层、一栅极金属层、一层间电介质层以及一漏/源极金属层，依序形成于所述有源层上；其中所述层间电介质层上形成有至少两接触孔，所述接触孔位置对应所述有源层的高浓度掺杂部分；所述漏/源极金属层通过所述接触孔连接至所述有源层的高浓度掺杂部分。
本发明主要是通过形成特定的图案化光阻层在有源层上，利用所述图案化光阻层对有源层进行蚀刻以形成不同厚度的区域，之后再对不同厚度的区域进行离子注入，使不同厚度的区域的离子掺杂浓度不同而具有不同导电性能，一次性形成源/漏极区域(高浓度掺杂)和LDD结构(低浓度掺杂)，故可减少一道用于离子掺杂的掩膜工艺。
【附图说明】
图1A～1G是本发明一实施例的薄膜晶体管元件的制造方法的制造流程示意图。
图2是本发明一实施例的薄膜晶体管元件的制造方法的流程方块图。
【具体实施方式】
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参考图1A～1G和图2所示，图1A～1G是本发明一实施例的薄膜晶体管元件的制造方法的制造流程示意图；图2是本发明一实施例的薄膜晶体管元件的制造方法的流程方块图。
如图2所示，本发明薄膜晶体管元件的制造方法主要包含下列步骤：
S01：在基板100上形成一有源层200。具体来说，如图1A和图1B所示，该步骤是先提供一基板100，例如玻璃基板，接着在基板100上依序沉积一缓冲层101和一非晶硅层，并使非晶硅层结晶化成为多晶硅层，再通过第1道掩膜工艺将多晶硅层图案化，从而定义出所述有源层200。在本实施例中，所述使非晶硅层结晶化成为多晶硅层的方式优选为准分子激光退火工艺(Excimer-LaserAnnealing,ELA)。
S02：对有源层200进行通道掺杂，即对所述有源层200进行通道掺杂(channeldoping)(如图1B中的标号30所示意)，以形成半导体沟道。
S03：形成一图案化光阻层400，如图1C所示，即通过第2道掩膜形成一图案化光阻层400于该有源层200上，其中该图案化光阻层400具有第一部分400a、第二部分400b及镂空部分400c，且第一部分400a的厚度大于第二部分400b的厚度，其中第一部分400a覆盖有源层200的中央位置；第二部分400b覆盖于有源层200的两侧；镂空部分400c位于第一部分400a与第二部分400b之间以将第一部分400a与第二部分400b隔开，且所述镂空部分400c露出有源层200的一部分。所述形成图案化光阻层于该有源层上的步骤是采用半色调掩膜工艺、灰色调掩模工艺或单狭缝掩膜工艺。
S04：薄化露出于图案化光阻层400镂空部分400c的有源层200，如图1D所示。本实施例中，该步骤是通过蚀刻使露出于所述镂空部分400c的有源层200厚度变薄。
S05：移除图案化光阻层400的较薄部分，也就是移除所述图案化光阻层400的第二部分400b，进而裸露出对应的有源层部分，如图1E所示。本实施例中，所述移除图案化光阻层的第二部分的步骤优选是采用干法灰化(dryashing)工艺。
S06：进行离子掺杂，即将高剂量的N型离子(例如磷)掺杂于有源层200的裸露部分中，由于有源层200的裸露部分具有不同厚度，其中较厚的有源层200(也就是先前图案化光阻层400的第二部分的位置所对应的有源层)可提供最佳深度来注入高剂量离子；较薄的有源层200(也就是先前经过薄化处理的有源层部分)则无法提供对等的深度注入高剂量离子。因此，较厚的有源层200会形成高浓度掺杂区200a；较薄的有源层200则形成低掺杂区200b，如图1F所示。所述高浓度掺杂区作为N型源/漏极区域，所述低掺杂区则作为轻掺杂漏区结构，即LDD结构(LightlyDopedDrain)，位于沟道与源/漏极区域之间，以改善热电子退化效应。
S07：移除剩余的图案化光阻层400。完成离子掺杂后，即可移除剩余的图案化光阻层400，并形成一栅极绝缘层500，以覆盖经过掺杂处理的有源层200。
S08：形成栅极600，即于栅极绝缘层500上形成一金属层，并通过第3道掩膜图案化所述金属层以定义出所述栅极600。
S09：形成接触孔及漏/源极金属层。具体来说，即先于所述栅极绝缘层500上形成一层间电介质层700以覆盖所述栅极600；接着通过第4道掩膜于所述层间电介质层700上形成位置对应所述高浓度掺杂区200a的接触孔800；最后再通过第5道掩膜工艺于接触孔800内形成漏/源极金属层900，完成所述薄膜晶体管元件的制作，如图1G所示。从上述说明可知，本发明从有源层到漏/源电极的制作仅需5道掩膜，相较于先前技术少了一道用于离子掺杂的掩膜工艺。
通过上述方法所制造出的薄膜晶体管元件的有源层，即包含了厚度不同的高浓度掺杂部分与低浓度掺杂部分，其中所述低浓度掺杂部分的厚度小于所述高浓度掺杂部分。
综上所述，通过上述方法所制造出的薄膜晶体管元件主要包括一基板、一有源层、一栅极绝缘层、一栅极金属层、一层间电介质层以及一漏/源极金属层等构件，其中所述有源层形成于所述基板上，并包含高浓度掺杂部分与低浓度掺杂部分，其中所述低浓度掺杂部分的厚度小于所述高浓度掺杂部分。所述栅极绝缘层、所述栅极金属层、所述层间电介质层以及所述漏/源极金属层依序形成于所述有源层上；其中所述层间电介质层上形成有至少两接触孔，所述接触孔位置对应所述有源层的高浓度掺杂部分；所述漏/源极金属层通过所述接触孔连接至所述有源层的高浓度掺杂部分。
本发明主要是通过形成特定的图案化光阻层在有源层上，利用所述图案化光阻层对有源层进行蚀刻以形成不同厚度的区域，之后再对不同厚度的区域进行离子注入，使不同厚度的区域的离子掺杂浓度不同而具有不同导电性能，一次性形成源/漏极区域(高浓度掺杂)和LDD结构(低浓度掺杂)，进而制成薄膜晶体管元件，整体流程可减少一道用于离子掺杂的掩膜工艺，有效降低薄膜晶体管阵列基板的制造成本。与传统的低温多晶硅薄膜晶体管元件制作工艺相比，本发明的薄膜晶体管元件结构的LDD结构不仅掺杂浓度较小，同时物理厚度也比较薄，具有较大的电阻，使得元件信赖性和稳定性得到提升。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。
Claims (7)
1.一种薄膜晶体管元件的制造方法，其特征在于：包含下列步骤：
在基板上形成一有源层；
对有源层进行通道掺杂；
形成一图案化光阻层于该有源层上，其中该图案化光阻层具有一第一部分、一第二部分及镂空部分，且第一部分的厚度大于第二部分的厚度，其中第一部分覆盖有源层的中央位置；第二部分覆盖于有源层的两侧；镂空部分位于第一部分与第二部分之间以将第一部分与第二部分隔开，且所述镂空部分露出有源层的一部分；
通过蚀刻使露出于所述镂空部分的有源层厚度变薄；
移除图案化光阻层的第二部分，以裸露出对应的有源层部分；
对有源层的裸露部分进行高剂量离子掺杂，使较厚的有源层形成高浓度掺杂区，较薄的有源层形成低掺杂区；
移除剩余的图案化光阻层，并形成一栅极绝缘层；
于栅极绝缘层上形成一金属层，并图案化所述金属层以定义出栅极；
于栅极绝缘层上形成一层间电介质层以覆盖所述栅极；
于所述层间电介质层上形成位置对应高浓度掺杂区的接触孔；以及
于接触孔内形成漏/源极金属层。
2.如权利要求1所述的薄膜晶体管元件的制造方法，其特征在于：所述形成图案化光阻层于该有源层上的步骤是采用半色调掩膜工艺、灰色调掩模工艺或单狭缝掩膜工艺。
3.如权利要求1所述的薄膜晶体管元件的制造方法，其特征在于：所述在基板上形成一有源层的步骤是在基板上沉积一非晶硅层，并使非晶硅层结晶化成为多晶硅层，再通过掩膜工艺将多晶硅层图案化，从而定义出所述有源层。
4.如权利要求1所述的薄膜晶体管元件的制造方法，其特征在于：所述使非晶硅层结晶化成为多晶硅层的方式为准分子激光退火工艺。
5.如权利要求1所述的薄膜晶体管元件的制造方法，其特征在于：所述移除图案化光阻层的第二部分的步骤是采用干法灰化工艺。
6.一种薄膜晶体管元件，其特征在于，包括：
一基板；
一有源层，形成于所述基板上，所述有源层包含高浓度掺杂部分与低浓度掺杂部分，其中所述低浓度掺杂部分的厚度小于所述高浓度掺杂部分。
7.如权利要求6所述的薄膜晶体管元件，其特征在于：进一步包括一栅极绝缘层、一栅极金属层、一层间电介质层以及一漏/源极金属层，依序形成于所述有源层上；其中所述层间电介质层上形成有至少两接触孔，所述接触孔位置对应所述有源层的高浓度掺杂部分；所述漏/源极金属层通过所述接触孔连接至所述有源层的高浓度掺杂部分。
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107425075A (zh) * | 2017-05-17 | 2017-12-01 | 厦门天马微电子有限公司 | 薄膜晶体管器件及其制造方法、阵列基板以及显示装置 |
| CN109037037A (zh) * | 2018-09-27 | 2018-12-18 | 武汉华星光电技术有限公司 | 低温多晶硅层、薄膜晶体管及其制作方法 |
| WO2020000630A1 (zh) * | 2018-06-25 | 2020-01-02 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制作方法、显示面板 |
| CN111627927A (zh) * | 2020-05-19 | 2020-09-04 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及其制作方法 |
| CN114843285A (zh) * | 2022-04-25 | 2022-08-02 | Tcl华星光电技术有限公司 | 阵列基板及其制作方法、显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050031249A (ko) * | 2003-09-29 | 2005-04-06 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
| CN104409416A (zh) * | 2014-12-11 | 2015-03-11 | 深圳市华星光电技术有限公司 | 用于制作阵列基板的方法及阵列基板 |
| CN105047567A (zh) * | 2015-08-19 | 2015-11-11 | 武汉华星光电技术有限公司 | 一种薄膜晶体管及其制作方法 |
-
2015
- 2015-12-15 CN CN201510933455.3A patent/CN105576034A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050031249A (ko) * | 2003-09-29 | 2005-04-06 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
| CN104409416A (zh) * | 2014-12-11 | 2015-03-11 | 深圳市华星光电技术有限公司 | 用于制作阵列基板的方法及阵列基板 |
| CN105047567A (zh) * | 2015-08-19 | 2015-11-11 | 武汉华星光电技术有限公司 | 一种薄膜晶体管及其制作方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107425075A (zh) * | 2017-05-17 | 2017-12-01 | 厦门天马微电子有限公司 | 薄膜晶体管器件及其制造方法、阵列基板以及显示装置 |
| CN107425075B (zh) * | 2017-05-17 | 2020-05-29 | 厦门天马微电子有限公司 | 薄膜晶体管器件及其制造方法、阵列基板以及显示装置 |
| WO2020000630A1 (zh) * | 2018-06-25 | 2020-01-02 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制作方法、显示面板 |
| CN109037037A (zh) * | 2018-09-27 | 2018-12-18 | 武汉华星光电技术有限公司 | 低温多晶硅层、薄膜晶体管及其制作方法 |
| WO2020062497A1 (zh) * | 2018-09-27 | 2020-04-02 | 武汉华星光电技术有限公司 | 低温多晶硅层、薄膜晶体管及其制作方法 |
| CN109037037B (zh) * | 2018-09-27 | 2023-09-01 | 武汉华星光电技术有限公司 | 低温多晶硅层、薄膜晶体管及其制作方法 |
| CN111627927A (zh) * | 2020-05-19 | 2020-09-04 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及其制作方法 |
| CN114843285A (zh) * | 2022-04-25 | 2022-08-02 | Tcl华星光电技术有限公司 | 阵列基板及其制作方法、显示面板 |
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