CN105789325A - 薄膜晶体管、薄膜晶体管的制备方法及cmos器件 - Google Patents

薄膜晶体管、薄膜晶体管的制备方法及cmos器件 Download PDF

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Abstract

本发明提供一种薄膜晶体管、薄膜晶体管的制备方法及CMOS器件。薄膜晶体管包括：基板及设置在基板同侧的低温多晶硅层(LTPS)，与LTPS同层且设置在LTPS相对两端的第一及第二轻掺杂区，与LTPS同层设置的第一、重掺杂区，第一重掺杂区设置在第一轻掺杂区远离LTPS的一端，第二重掺杂区设置在第二轻掺杂区远离LTPS的一端，第一绝缘层，覆盖第一、第二轻掺杂区、第一、第二重掺杂区，栅极包括第一表面、第二表面及第三表面，第一表面设置在第一绝缘层上，第二、第三表面相对设置且均与第一表面相交，第二表面相较于第三表面邻近第一轻掺杂区设置，第二表面与第一轻掺杂区与LTPS接触的表面之间的距离等于第三表面与第二轻掺杂区与LTPS接触的表面之间的距离。

Description

薄膜晶体管、薄膜晶体管的制备方法及CMOS器件
技术领域
本发明涉及显示领域，尤其涉及一种薄膜晶体管、薄膜晶体管的制备方法及CMOS器件。
背景技术
显示设备，比如液晶显示器(LiquidCrystalDisplay,LCD)是一种常用的电子设备，由于其具有功耗低、体积小、重量轻等特点，因此备受用户的青睐。随着平面显示技术的发展，具有高分辨率、低能耗的液晶显示器的需求被提出。非晶硅的电子迁移率较低，而低温多晶硅(LowTemperaturePloy-silicon，LTPS)可以在低温下制作，且拥有比非晶硅更高的载流子迁移率。其次，低温多晶硅制作的CMOS器件可应用于使液晶显示器具有更高的分辨率和低能耗。因此，低温多晶硅得到了广泛地应用和研究。较高的载流子迁移率容易产生热载流子效应，导致低温多晶硅所应用的低温多晶硅薄膜晶体管的阈值电压(Vth)漂移，Kink效应等。为了避免热载流子效应一般采用离子注入形成浅掺杂过渡区，如LDD(LightDopedDrain)和GOLDD(GateOnLDD)等。浅掺杂过渡区的形成一般通过光罩(mask)工艺或者通过栅极自对准工艺(GateSelfAlignment)掺杂形成。这些方法的缺点是需要的光罩工序较多，且形成的低温多晶硅薄膜晶体管容易出现掺杂偏差或者栅极与LDD区域偏移，从而导致低温多晶硅薄膜晶体管的器件特性不良。
发明内容
本发明提供一种薄膜晶体管，所述薄膜晶体管包括：
基板；
低温多晶硅层，邻近所述基板的表面设置；
第一轻掺杂区及第二轻掺杂区，与所述低温多晶硅层同层设置，且设置在所述低温多晶硅层相对的两端，所述第一轻掺杂区及所述第二轻掺杂区关于所述低温多晶硅层对称部分的掺杂浓度相同；
第一重掺杂区及第二重掺杂区，与所述低温多晶硅层同层设置，所述第一重掺杂区设置在所述第一轻掺杂区远离所述低温多晶硅层的一端，所述第二重掺杂区设置在所述第二轻掺杂区远离所述低温多晶硅层的一端，所述第一重掺杂区与所述第二重掺杂区关于所述低温多晶硅层对称部分的掺杂浓度相同，且所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区、所述第二重掺杂区的掺杂类型相同；
第一绝缘层，覆盖所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区，且所述第一绝缘层远离所述基板的表面到所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区远离所述基板的表面的距离相等；
栅极，所述栅极包括第一表面、第二表面及第三表面，所述第一表面设置在所述第一绝缘层远离所述基板的表面上，所述第二表面与所述第三表面相对设置且所述第二表面与所述第一表面相交，所述第二表面相较于所述第三表面邻近所述第一轻掺杂区设置，所述第三表面与所述第一表面相交，所述第二表面所在的平面与所述第一轻掺杂区与所述低温多晶硅层接触的表面所在的平面之间的距离等于所述第三表面所在的平面与所述第二轻掺杂区与所述低温多晶硅层接触的表面所在的平面之间的距离。
其中，所述第二表面所在的平面位于所述第一轻掺杂区与所述低温多晶硅层接触的端面所在的平面以及所述第一轻掺杂区与所述第一重掺杂区接触的端面所在的平面之间，所述第三表面所在的平面位于所述第二轻掺杂区与所述低温多晶硅层接触的端面所在的平面以及所述第二轻掺杂区与所述第二重掺杂区接触的端面所在的平面之间。
其中，所述第一绝缘层开设有第一贯孔及第二贯孔，所述第一贯孔对应所述第一重掺杂区，所述第二贯孔对应所述第二重掺杂区，所述薄膜晶体管还包括:
第二绝缘层，覆盖所述栅极，所述第二绝缘层开设有第三贯孔及第四贯孔，所述第三贯孔与所述第一贯孔连通，所述第四贯孔与所述第二贯孔连通；
源极和漏极，间隔设置在所述第二绝缘层上，且所述源极通过所述第一贯孔及所述第三贯孔与所述第一重掺杂区相连，所述漏极通过所述第二贯孔及所述第四贯孔与所述第二重掺杂区相连；
其中，所述薄膜晶体管还包括:平坦层及像素电极，覆盖所述源极和所述漏极，且所述平坦层开设有第五贯孔，所述第五贯孔对应所述漏极设置，所述像素电极设置在所述平坦层上且通过所述第五贯孔连接所述漏极。
其中，所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区的掺杂类型同为N型离子掺杂或者同为P型离子掺杂。
本发明还提供了一种薄膜晶体管的制备方法，所述薄膜晶体管的制备方法包括：
提供基板；
在所述基板的表面形成低温多晶硅材料层并图案化所述低温多晶硅材料层，以形成低温多晶硅图案；
在所述低温多晶硅图案远离所述基板的表面依次设置第一绝缘层、第一金属层及第一光阻层；
图案化所述第一光阻层，以露出第一金属层的两端，图案化后的第一光阻层为第一光阻图案，固化所述第一光阻图案，其中，所述第一光阻图案包括第一部分及第二部分，所述第一部分设置在所述第一金属层的中部，所述第二部分设置在所述第一部分远离所述第一金属层的表面，所述第一部分及所述第二部分形成“凸”字；
图案化所述第一金属层，仅保留同时被所述第一部分及所述第二部分覆盖的第一金属层，保留下来的所述第一金属层形成薄膜晶体管的栅极；
对所述第一部分未被所述第二部分覆盖的部分进行部分灰化以及对所述第二部分进行全部灰化，对所述第一部分进行部分灰化后的图案为第二光阻图案，所述第二光阻图案包括第一子部分及第二子部分，所述第一子部分设置在所述栅极上，所述第二子部分设置在所述第一子部分远离所述栅极的表面且所述第二子部分的宽度小于所述第一子部分的宽度，所述第一子部分及所述第二子部分形成“凸”字，且所述第二子部分的宽度等于所述栅极的宽度；
以所述第二光阻图案及所述第一绝缘层为掩膜对所述低温多晶硅图案进行离子掺杂，所述栅极对应的低温多晶硅图案形成低温多晶硅层，仅与第一子部分对应且未所述第二子部分对应的低温多晶硅图案形成第一轻掺杂区及第二轻掺杂区，所述第一轻掺杂区远离所述低温多晶硅层的一端形成第一重掺杂区，所述第二轻掺杂区远离所述低温多晶硅层的一端形成第二重掺杂区；
剥离所述第二光阻图案。
其中，所述薄膜晶体管的制备方法还包括：
在所述栅极及所述第一绝缘层上沉积第二绝缘层；
在所述第二绝缘层及所述第一绝缘层对应所述第一重掺杂区及所述第二重掺杂区开设贯孔，以在所述第一绝缘层上形成对应所述第一重掺杂区的第一贯孔及对应所述第二重掺杂区的第二贯孔，以及在所述第二绝缘层上形成与所述第一贯孔连通的第三贯孔以及与所述第二贯孔连通的第四贯孔；
在所述第二绝缘层上沉积第二金属层，对所述第二金属层进行图案化，以形成通过所述第一贯孔及所述第三贯孔与所述第一重掺杂区连接的源极，以及通过所述第二贯孔及所述第四贯孔与所述第二重掺杂区连接的漏极；
在所述源极和所述漏极上沉积平坦层。
其中，所述离子掺杂为N型离子掺杂或者为P型离子掺杂。
其中，以所述第二光阻图案及所述第一绝缘层为掩膜对所述低温多晶硅图案进行离子掺杂时，对应所述第一部分、所述第二部分及所述第一光阻图案的掺杂的离子浓度相等，掺杂时间相同。
本发明还提供了一种CMOS器件，所述CMOS器件包括前述任意一实施方式所述的薄膜晶体管。
本发明的薄膜晶体管的制备方法中以所述第二光阻图案及所述第一绝缘层为掩膜，对所述低温多晶硅图案进行离子掺杂，利用所述第二光阻图案及所述第一绝缘层自身的厚度，来实现最终掺杂到所述低温多晶硅图案的各部分离子浓度的不同。即，所述栅极对应的低温多晶硅图案形成低温多晶硅层，仅与第一子部分对应且未所述第二子部分对应的低温多晶硅图案形成第一轻掺杂区及第二轻掺杂区，所述第一轻掺杂区远离所述低温多晶硅层的一端形成第一重掺杂区，所述第二轻掺杂区远离所述低温多晶硅层的一端形成第二重掺杂区。此步骤中不需要光罩工艺，从而简化了薄膜晶体管的制程工序。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一较佳实施方式的薄膜晶体管的剖面结构示意图。
图2为本发明的一较佳实施方式的CMOS器件的电路示意图。
图3为本发明一较佳实施方式的CMOS的剖面结构示意图。
图4为本发明一较佳实施方式的薄膜晶体管的制备方法的流程图。
图5至图12为本发明薄膜晶体管的制备方法各步骤对应的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，图1为本发明一较佳实施方式的薄膜晶体管的剖面结构示意图。所述薄膜晶体管10包括基板110、低温多晶硅层120、第一轻掺杂区130a、第二轻掺杂区130b、第一重掺杂区140a、第二重掺杂区140b、第一绝缘层150及栅极160。所述低温多晶硅层120、所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a、所述第二重掺杂区140b、所述第一绝缘层150及所述栅极160邻近所述基板110设置。所述第一轻掺杂区130a及所述第二轻掺杂区130b与所述低温多晶硅层120同层设置，且设置在所述低温多晶硅层120相对的两端，所述第一轻掺杂区130a及所述第二轻掺杂区130b关于所述低温多晶硅层130对称部分的掺杂浓度相同。所述第一重掺杂区140a及所述第二重掺杂区140b与所述低温多晶硅层120同层设置，所述第一重掺杂区140a设置在所述第一轻掺杂区130a远离所述低温多晶硅层120的一端，所述第二重掺杂区140b设置在所述第二轻掺杂区130b远离所述低温多晶硅层120的一端，所述第一重掺杂区140a与所述第二重掺杂区140b关于所述低温多晶硅层120对称部分的掺杂浓度相同。且所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a及所述第二重掺杂区140b的掺杂类型相同。所述第一绝缘层150覆盖所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a及所述第二重掺杂区140b，且所述第一绝缘层150远离所述基板110的表面到所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a及所述第二重掺杂区140b远离所述基板110的表面的距离相等。换句话说，所述第一绝缘层150远离所述基板110的表面到所述第一轻掺杂区130a远离所述基板110的表面、所述第二轻掺杂区130b远离所述基板110的表面、所述第一重掺杂区140a远离所述基板110的表面及所述第二重掺杂区140b远离所述基板110的表面的距离相等。所述栅极160包括第一表面161、第二表面162、第三表面163。所述第一表面161设置在所述第一绝缘层150远离所述基板110的表面上，所述第二表面162与所述第三表面163相对设置，且所述第二表面162相较于所述第三表面163邻近所述第一轻掺杂区130a设置，所述第三表面163与所述第一表面161相交，所述第二表面162所在的平面与所述第一轻掺杂区130a与所述低温多晶硅层120接触的表面所在的平面之间的距离等于所述第三表面163所在的平面与所述第二轻掺杂区130b与所述低温多晶硅层120接触的表面所在的平面之间的距离。
所述第二表面162所在的平面与所述第一轻掺杂区130a与所述低温多晶硅层120接触的表面所在的平面之间的距离等于所述第三表面163所在的平面与所述第二轻掺杂区130b与所述低温多晶硅层120接触的表面所在的平面之间的距离，换句话说，所述第一轻掺杂区130a与所述低温多晶硅层120接触的表面所在的平面为第一平面，所述第二表面162所在的平面与所述第一平面之间的距离为第一距离。所述第二轻掺杂区130b与所述低温多晶硅层120接触的表面所在的平面为第二平面，所述第三表面163所在的平面与所述第二平面之间的距离为第二距离，所述第二距离等于所述第一距离。
所述基板110的材料包括石英、云母、氧化铝或者透明塑料等电绝缘材料中的任意一种或者多种。所述基板110为绝缘层衬底能够减小所述基板110的高频损耗。
所述低温多晶硅层120、所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a、所述第二重掺杂区140b、所述第一绝缘层150及所述栅极160设置在所述基板110的同侧。可以理解地，所述低温多晶硅层120、所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a、所述第二重掺杂区140b、所述第一绝缘层150及所述栅极160可以直接或者间接设置在所述基板110的同侧。在另一实施方式中，述低温多晶硅层120、所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a、所述第二重掺杂区140b、所述第一绝缘层150及所述栅极160通过一缓冲层设置在所述基板110的同侧。所述缓冲层可以减小在所述薄膜晶体管10的制备过程中对所述基板110的损伤。
所述第二表面162所在的平面位于所述第一轻掺杂区130a与所述低温多晶硅层120接触的端面所在的平面以及所述第一轻掺杂区130a与所述第一重掺杂区140a接触的端面所在的平面之间。所述第三表面163所在的平面位于所述第二轻掺杂区130b与所述低温多晶硅层120接触的端面所在的平面以及所述第二轻掺杂区130b与所述第二重掺杂区140b接触的端面所在的平面之间。
所述第一绝缘层150开设有第一贯孔151及第二贯孔152。所述第一贯孔151对应所述第一重掺杂区140a，所述第二贯孔151对应所述第二重掺杂区140b。所述薄膜晶体管10还包括第二绝缘层170、源极180a及漏极180b。所述第二绝缘层170覆盖所述栅极160，所述第二绝缘层170开设有第三贯孔171及第四贯孔172。所述第三贯孔171与所述第一贯孔151连通，所述第四贯孔172与所述第二贯孔152连通。所述源极180a和所述漏极180b间隔设置在所述第二绝缘层170上，且所述源极180a通过所述第一贯孔151和所述第三贯孔171与所述第一重掺杂区140a相连，所述漏极180b通过所述第二贯孔152与所述第二重掺杂区140b相连。
所述薄膜晶体管10还包括平坦层190及像素电极180c。所述平坦层190覆盖所述源极180a和所述漏极180b，所述平坦层190开设有第五贯孔191，所述第五贯孔191对应所述漏极180b设置。所述像素电极180c设置在所述平坦层190上且通过所述第五贯孔191连接所述漏极180b。
所述第一轻掺杂区130a、所述第二轻掺杂区130b、所述第一重掺杂区140a及所述第二重掺杂区140b的掺杂类型同为N型离子掺杂或者同为P型离子掺杂。所述N型离子掺杂的离子可以为但不仅限于为磷(P)离子、砷(AS)离子等。所述P型离子掺杂的离子可以为但不仅限于为硼(B)离子等。
所述第一重掺杂区140b的掺杂浓度大于所述第一轻掺杂区130a的掺杂浓度。所述第二重掺杂区140b的掺杂浓度大于所述第二轻掺杂区130b的掺杂浓度。本实施方式中的所述第一重掺杂区140a的掺杂浓度大于所述第一轻掺杂区130a的掺杂浓度，所述第二重掺杂区140b的掺杂浓度大于所述第一轻掺杂区130b的掺杂浓度既能够降低所述源极180a与所述低温多晶硅层120之间的接触电阻，降低所述漏极180b与所述低温多晶硅层120之间的接触电阻，又能够减小所述薄膜晶体管10的泄露电流。
所述第一绝缘层150包括但不仅限于氮化硅(SiNx)、氧化硅(SiOx)材料等。
所述栅极160的材料包括但不仅限于Al，Mo，Cu，Ag、Cr、Ti、AlNi、MoTi等金属材料材料中的一种或者多种。所述栅极160的厚度为1500～6000埃。
所述第二绝缘层170包括但不仅限于氮化硅(SiNx)、氧化硅(SiOx)材料等。
所述源极180a和所述漏极180b的材料包括但不仅限于Al，Mo，Cu，Ag、Cr、Ti、AlNi、MoTi等金属材料材料中的一种或者多种。
所述像素电极180c可以包括但不仅限于以下材料中的一种或者多种：ZnO基透明氧化物半导体材料，SnO2基透明氧化物半导体材料，In2O3基透明氧化物半导体材料等。举例而言，所述透明氧化物半导体膜层可以为铟镓锌氧化物(IndiumGalliumZincOxide，IGZO)。
本发明的薄膜晶体管10中的第一轻掺杂区130a及第二轻掺杂区130b与所述低温多晶硅层120同层设置，且所述在所述低温多晶硅层120相对的两端，所述第一轻掺杂区130a及所述第二轻掺杂区130b关于所述低温多晶硅层120对称部分的掺杂浓度相等；所述第一重掺杂区140a及所述第二重掺杂区140b与所述低温多晶硅层120同层设置，且所述第一重掺杂区140a设置在第一轻掺杂区130a远离所述低温多晶硅层120的一端，所述第二重掺杂区140b设置在所述第二轻掺杂区130a远离所述低温多晶硅层120的一端，所述第一重掺杂区140a与所述第二重掺杂区140b关于所述低温多晶硅层120对称部分的掺杂浓度相同；所述栅极160包括第一表面161、第二表面162、第三表面163。所述第一表面161设置在所述第一绝缘层150远离所述基板110的表面上，所述第二表面162与所述第三表面163相对设置，且所述第二表面162相较于所述第三表面163邻近所述第一轻掺杂区130a设置，所述第三表面163与所述第一表面161相交，所述第二表面162所在的平面与所述第一轻掺杂区130a与所述低温多晶硅层120接触的表面所在的平面之间的距离等于所述第三表面163所在的平面与所述第二轻掺杂区130b与所述低温多晶硅层120接触的表面所在的平面之间的距离，从而使得所述薄膜晶体管10的阈值电压较为稳定，使得所述薄膜晶体管10的电学性能得到提高。
本发明还提供了一种CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)器件1，请一并参阅图2和图3。图2为本发明的一较佳实施方式的CMOS器件的电路示意图；图3为本发明一较佳实施方式的CMOS的剖面结构示意图。所述CMOS器件1包括第一薄膜晶体管Q1和第二薄膜晶体管Q2，其中，当所述第一薄膜晶体管Q1为N型薄膜晶体管时，所述第二薄膜晶体管Q2为P型薄膜晶体管，当所述第一薄膜晶体管Q1为P型薄膜晶体管时，所述第二薄膜晶体管Q2为N型薄膜晶体管。所述第一薄膜晶体管Q1的栅极电连接所述第二薄膜晶体管Q2的栅极，所述第一薄膜晶体管Q1的漏极连接所述第二薄膜晶体管的源极。本实施方式中的CMOS器件中的第一薄膜晶体管Q1可以为前述介绍的薄膜晶体管10，或者所述CMOS器件中的第二薄膜晶体管Q2为前述介绍的薄膜晶体管10，在此不再赘述。
下面结合图1及对薄膜晶体管10的描述，对本发明薄膜晶体管的制备方法进行介绍。请参阅图4，图4为本发明一较佳实施方式的薄膜晶体管的制备方法的流程图。所述薄膜晶体管的制备方法包括但不仅限于以下步骤。
S101，提供基板110。所述基板110的材料包括石英、云母、氧化铝或者透明塑料等电绝缘材料中的任意一种或者多种。所述基板110为绝缘层衬底能够减小所述基板110的高频损耗。
S102，在所述基板110的表面形成低温多晶硅材料层并图案化所述低温多晶硅材料层，以形成低温多晶硅图案211。请一并参阅图5，在其他实施方式中，也可以在所述基板110的表面形成非晶硅材料层，再将所述非晶硅材料层进行准分子激光退火或者其他方法处理，以使所述非晶硅材料层中的非晶硅变为多晶硅。
S103，在所述低温多晶硅图案211远离所述基板110的表面依次设置第一绝缘层150、第一金属层23及第一光阻层24。请一并参阅图6。
S104，图案化所述第一光阻层24，以露出第一金属层23的两端，图案化后的第一光阻层24为第一光阻图案241，固化所述第一光阻图案241，其中，所述第一光阻图案包括第一部分242及第二部分243，所述第一部分242设置在所述第一金属层23的中部，所述第二部分243设置在所述第一部分242远离所述第一金属层23的表面，所述第一部分242及所述第二部分243形成“凸”字。请一并参阅图7。
S105，图案化所述第一金属层23，仅保留同时被所述第一部分242及所述第二部分243覆盖的第一金属层23，保留下来的所述第一金属层23形成薄膜晶体管10的栅极160。请一并参阅图8。
S106，对所述第一部分242未被所述第二部分243覆盖的部分进行部分灰化以及对所述第二部分243进行全部灰化，对所述第一部分242进行部分灰化后的图案为第二光阻图案243a，所述第二光阻图案243a包括第一子部分2431及第二子部分2432，所述第一子部分2431设置在所述栅极160上，所述第二子部分2432设置在所述第一子部分2431远离所述栅极160的表面且所述第二子部分2432的宽度小于所述第一子部分2431的宽度，所述第一子部分2431及所述第二子部分2432形成“凸”字，且所述第二子部分2432的宽度等于所述栅极160的宽度。请一并参阅图9。
S107，以所述第二光阻图案243a及所述第一绝缘层150为掩膜对所述低温多晶硅图案211进行离子掺杂，所述栅极160对应的低温多晶硅图案211形成低温多晶硅层120，仅与第一子部分2431对应且未所述第二子部分2432对应的低温多晶硅图案211形成第一轻掺杂区130a及第二轻掺杂区130b，所述第一轻掺杂区130a远离所述低温多晶硅层211的一端形成第一重掺杂区140a，所述第二轻掺杂区130b远离所述低温多晶硅层120的一端形成第二重掺杂区140b。请一并参阅图10。
S108，剥离所述第二光阻图案243a。请一并参阅图11。
本发明的薄膜晶体管的制备方法中以所述第二光阻图案243a及所述第一绝缘层150为掩膜，对所述低温多晶硅图案211进行离子掺杂，利用所述第二光阻图案243a及所述第一绝缘层150自身的厚度，来实现最终掺杂到所述低温多晶硅图案211的各部分离子浓度的不同。即，所述栅极160对应的低温多晶硅图案211形成低温多晶硅层120，仅与第一子部分2431对应且未所述第二子部分2432对应的低温多晶硅图案211形成第一轻掺杂区130a及第二轻掺杂区130b，所述第一轻掺杂区130a远离所述低温多晶硅层211的一端形成第一重掺杂区140a，所述第二轻掺杂区130b远离所述低温多晶硅层120的一端形成第二重掺杂区140b。此步骤中不需要光罩工艺，从而简化了薄膜晶体管的制程工序。
所述薄膜晶体管的制备方法还包括如下步骤。
S109，在所述栅极160及所述第一绝缘层150上沉积第二绝缘层170。
S110，在所述第二绝缘层170及所述第一绝缘层150对应所述第一重掺杂区140a及所述第二重掺杂区140b开设贯孔，以在所述第一绝缘层150上形成对应所述第一重掺杂区140a的第一贯孔151及对应所述第二重掺杂区140b的第二贯孔152，以及在所述第二绝缘层170上形成与所述第一贯孔151连通的第三贯孔171以及与所述第二贯孔152连通的第四贯孔172。
S111，在所述第二绝缘层170上沉积第二金属层，对所述第二金属层进行图案化，以形成通过所述第一贯孔151及所述第三贯孔171与所述第一重掺杂区140a连接的源极180a，以及通过所述第二贯孔152及所述第四贯孔172与所述第二重掺杂区140b连接的漏极180b。
S112，在所述源极180a和所述漏极180b上沉积平坦层190。
所述薄膜晶体管的制备方法还包括如下步骤。
步骤S113，在所述平坦层190上对应所述漏极180b开设第五贯孔191。
步骤S114，在所述平坦层190上沉积透明导电层，并对所述透明导电层进行图案化，以形成通过所述第五贯孔191连接所述漏极180b的像素电极180c。步骤S109～步骤S114请参阅图12。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
基板；
低温多晶硅层，邻近所述基板的表面设置；
第一轻掺杂区及第二轻掺杂区，与所述低温多晶硅层同层设置，且设置在所述低温多晶硅层相对的两端，所述第一轻掺杂区及所述第二轻掺杂区关于所述低温多晶硅层对称部分的掺杂浓度相同；
第一重掺杂区及第二重掺杂区，与所述低温多晶硅层同层设置，所述第一重掺杂区设置在所述第一轻掺杂区远离所述低温多晶硅层的一端，所述第二重掺杂区设置在所述第二轻掺杂区远离所述低温多晶硅层的一端，所述第一重掺杂区与所述第二重掺杂区关于所述低温多晶硅层对称部分的掺杂浓度相同，且所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区、所述第二重掺杂区的掺杂类型相同；
第一绝缘层，覆盖所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区，且所述第一绝缘层远离所述基板的表面到所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区远离所述基板的表面的距离相等；
栅极，所述栅极包括第一表面、第二表面及第三表面，所述第一表面设置在所述第一绝缘层远离所述基板的表面上，所述第二表面与所述第三表面相对设置且所述第二表面与所述第一表面相交，所述第二表面相较于所述第三表面邻近所述第一轻掺杂区设置，所述第三表面与所述第一表面相交，所述第二表面所在的平面与所述第一轻掺杂区与所述低温多晶硅层接触的表面所在的平面之间的距离等于所述第三表面所在的平面与所述第二轻掺杂区与所述低温多晶硅层接触的表面所在的平面之间的距离。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述第二表面所在的平面位于所述第一轻掺杂区与所述低温多晶硅层接触的端面所在的平面以及所述第一轻掺杂区与所述第一重掺杂区接触的端面所在的平面之间，所述第三表面所在的平面位于所述第二轻掺杂区与所述低温多晶硅层接触的端面所在的平面以及所述第二轻掺杂区与所述第二重掺杂区接触的端面所在的平面之间。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述第一绝缘层开设有第一贯孔及第二贯孔，所述第一贯孔对应所述第一重掺杂区，所述第二贯孔对应所述第二重掺杂区，所述薄膜晶体管还包括:
第二绝缘层，覆盖所述栅极，所述第二绝缘层开设有第三贯孔及第四贯孔，所述第三贯孔与所述第一贯孔连通，所述第四贯孔与所述第二贯孔连通；
源极和漏极，间隔设置在所述第二绝缘层上，且所述源极通过所述第一贯孔及所述第三贯孔与所述第一重掺杂区相连，所述漏极通过所述第二贯孔及所述第四贯孔与所述第二重掺杂区相连。
4.如权利要求3所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括:平坦层及像素电极，覆盖所述源极和所述漏极，且所述平坦层开设有第五贯孔，所述第五贯孔对应所述漏极设置，所述像素电极设置在所述平坦层上且通过所述第五贯孔连接所述漏极。
5.如权利要求1所述的薄膜晶体管，其特征在于，所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区及所述第二重掺杂区的掺杂类型同为N型离子掺杂或者同为P型离子掺杂。
6.一种薄膜晶体管的制备方法，其特征在于，所述薄膜晶体管的制备方法包括：
提供基板；
在所述基板的表面形成低温多晶硅材料层并图案化所述低温多晶硅材料层，以形成低温多晶硅图案；
在所述低温多晶硅图案远离所述基板的表面依次设置第一绝缘层、第一金属层及第一光阻层；
图案化所述第一光阻层，以露出第一金属层的两端，图案化后的第一光阻层为第一光阻图案，固化所述第一光阻图案，其中，所述第一光阻图案包括第一部分及第二部分，所述第一部分设置在所述第一金属层的中部，所述第二部分设置在所述第一部分远离所述第一金属层的表面，所述第一部分及所述第二部分形成“凸”字；
图案化所述第一金属层，仅保留同时被所述第一部分及所述第二部分覆盖的第一金属层，保留下来的所述第一金属层形成薄膜晶体管的栅极；
对所述第一部分未被所述第二部分覆盖的部分进行部分灰化以及对所述第二部分进行全部灰化，对所述第一部分进行部分灰化后的图案为第二光阻图案，所述第二光阻图案包括第一子部分及第二子部分，所述第一子部分设置在所述栅极上，所述第二子部分设置在所述第一子部分远离所述栅极的表面且所述第二子部分的宽度小于所述第一子部分的宽度，所述第一子部分及所述第二子部分形成“凸”字，且所述第二子部分的宽度等于所述栅极的宽度；
以所述第二光阻图案及所述第一绝缘层为掩膜对所述低温多晶硅图案进行离子掺杂，所述栅极对应的低温多晶硅图案形成低温多晶硅层，仅与第一子部分对应且未所述第二子部分对应的低温多晶硅图案形成第一轻掺杂区及第二轻掺杂区，所述第一轻掺杂区远离所述低温多晶硅层的一端形成第一重掺杂区，所述第二轻掺杂区远离所述低温多晶硅层的一端形成第二重掺杂区；
剥离所述第二光阻图案。
7.如权利要求6所述的薄膜晶体管的制备方法，其特征在于，所述薄膜晶体管的制备方法还包括：
在所述栅极及所述第一绝缘层上沉积第二绝缘层；
在所述第二绝缘层及所述第一绝缘层对应所述第一重掺杂区及所述第二重掺杂区开设贯孔，以在所述第一绝缘层上形成对应所述第一重掺杂区的第一贯孔及对应所述第二重掺杂区的第二贯孔，以及在所述第二绝缘层上形成与所述第一贯孔连通的第三贯孔以及与所述第二贯孔连通的第四贯孔；
在所述第二绝缘层上沉积第二金属层，对所述第二金属层进行图案化，以形成通过所述第一贯孔及所述第三贯孔与所述第一重掺杂区连接的源极，以及通过所述第二贯孔及所述第四贯孔与所述第二重掺杂区连接的漏极；
在所述源极和所述漏极上沉积平坦层。
8.如权利要求6所述的薄膜晶体管的制备方法，其特征在于，所述离子掺杂为N型离子掺杂或者为P型离子掺杂。
9.如权利要求6所述的薄膜晶体管的制备方法，其特征在于，以所述第二光阻图案及所述第一绝缘层为掩膜对所述低温多晶硅图案进行离子掺杂时，对应所述第一部分、所述第二部分及所述第一光阻图案的掺杂的离子浓度相等，掺杂时间相同。
10.一种CMOS器件，其特征在于，所述CMOS器件包括如权利要求1～5所述的薄膜晶体管。
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