CN102254938B - 薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构 - Google Patents
薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构 Download PDFInfo
- Publication number
- CN102254938B CN102254938B CN 201110216928 CN201110216928A CN102254938B CN 102254938 B CN102254938 B CN 102254938B CN 201110216928 CN201110216928 CN 201110216928 CN 201110216928 A CN201110216928 A CN 201110216928A CN 102254938 B CN102254938 B CN 102254938B
- Authority
- CN
- China
- Prior art keywords
- film transistor
- thin
- channel layer
- drain electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 93
- 239000012212 insulator Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 30
- 239000011241 protective layer Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 239000011787 zinc oxide Substances 0.000 claims description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000008569 process Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构。该薄膜晶体管配置于基板上。薄膜晶体管包括栅极、栅极绝缘层、源极、通道层以及漏极。栅极绝缘层覆盖于栅极及基板上。源极配置于部份栅极绝缘层上。通道层配置于栅极绝缘层上，且覆盖栅极上方的部分源极。漏极配置于通道层上且电性连接于通道层。本发明利用不同层导电层制作薄膜晶体管的源极与漏极，并且源极与漏极分别在通道层前后制作而成。本发明的薄膜晶体管中，源极与漏极之间的水平距离不受工艺极限的限制，因此通道长度可以随不同需求而调整以具有理想的载子迁移率。如此一来，具有本发明的薄膜晶体管的像素结构可以有更好的反应速率。
Description
技术领域
本发明涉及一种薄膜晶体管与像素结构，且尤其涉及一种通道长度可随不同需求而调整的薄膜晶体管与具有此薄膜晶体管的像素结构。
背景技术
近年来，由于半导体工艺技术的进步，薄膜晶体管的制造越趋容易与快速。薄膜晶体管的应用相当广泛，例如计算机芯片、手机芯片或是薄膜晶体管液晶显示器(thin film transistor liquid crystal displayer，TFT LCD)等。以薄膜晶体管液晶显示器为例，薄膜晶体管可作为充电或放电的开关来控制各像素的显示。
在现有的技术中，薄膜晶体管的源极与漏极采用同一层导电层图案化而成。源极与漏极之间的水平距离至少须为3μm，才能确保源极与漏极彼此分离。也就是说，目前采用微影蚀刻工艺将同一层导电材料图案化成源极与漏极时，源极与漏极之间的水平距离无法更为缩小。因而，薄膜晶体管的通道长度以及配置面积也无法进一步缩减。
然而，随着各式电子产品对组件特性的要求越来越高，薄膜晶体管也必须不断地朝向高输出电流的方向发展。此时，通道长度的限制将不利于输出电流的提升而限制了薄膜晶体管的发展。
发明内容
本发明提供一种薄膜晶体管，其源极与漏极之间的距离可随不同需求而调整，甚至小于微影蚀刻工艺所能到达的极限。
本发明提供一种像素结构及电路结构，其薄膜晶体管具有理想的输出电流。
本发明提供一种薄膜晶体管，配置于一基板上。薄膜晶体管包括栅极、栅极绝缘层、源极、通道层以及漏极。栅极绝缘层覆盖于栅极及基板上。源极配置于部份栅极绝缘层上。通道层配置于栅极绝缘层上，且覆盖栅极上方的部分源极。漏极配置于通道层上且电性连接于通道层。
在本发明的一实施例中，上述的薄膜晶体管更包含一保护层。保护层覆盖源极、通道层与栅极绝缘层，且保护层具有至少一孔洞暴露部份通道层。具体而言，漏极经由孔洞电性连接通道层。在一实施例中，孔洞可以是位于栅极与通道层的正上方。
在本发明的一实施例中，上述的薄膜晶体管更包含一保护层，其覆盖源极、通道层与漏极。此外，通道层例如更覆盖栅极绝缘层。
在本发明的一实施例中，上述的漏极更覆盖栅极绝缘层上。
在本发明的一实施例中，上述的源极接触通道层的一源极接触区与漏极接触通道层的一漏极接触区在平行于基板的一水平距离大于等于零。
在本发明的一实施例中，上述的源极接触通道层的一源极接触区与漏极接触通道层的一漏极接触区在平行于基板的水平距离小于3μm。
在本发明的一实施例中，上述的通道层的材质包括金属氧化物半导体、或非晶硅半导体。举例来说，金属氧化物半导体包括铟镓锌氧化物。
在本发明的一实施例中，上述的漏极的材质包括透明导电材料。
在本发明的一实施例中，上述的漏极的材质包括金属。
在本发明的一实施例中，上述的源极与漏极具有相同的材质。
本发明另提出一种像素结构，包括如前所述的薄膜晶体管以及像素电极。像素电极电性连接于漏极。
在本发明的一实施例中，上述的像素电极和漏极为同一膜层。
本发明另提出一种电路结构，包括上述的薄膜晶体管。
基于上述，本发明利用不同层导电层制作薄膜晶体管的源极与漏极，并且源极与漏极分别在通道层前后制作而成。本发明的薄膜晶体管中，源极与漏极之间的水平距离不受工艺极限的限制，因此通道长度可以随不同需求而调整以具有理想的载子迁移率。如此一来，具有本发明的薄膜晶体管的像素结构可以有更好的反应速率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1绘示为本发明第一实施例的薄膜晶体管剖面示意图。
图2绘示为本发明第二实施例的薄膜晶体管剖面示意图。
图3绘示为本发明第三实施例的薄膜晶体管的剖面示意图。
图4绘示为本发明第四实施例的薄膜晶体管剖面示意图。
图5绘示为本发明的一实施例的像素结构示意图。
图6绘示为本发明第五实施例的薄膜晶体管的示意图。
图7绘示为本发明一实施例的电路结构。
其中，附图标记：
10：基板
100、200、300、400、510、600：薄膜晶体管
110、G：栅极
120：栅极绝缘层
130、S：源极
132：源极接触区
140：通道层
150、250、360：保护层
152：孔洞
160、350、460、D：漏极
162、352：漏极接触区
462：延伸部
500：像素结构
520：像素电极
670、680：缓冲层
700：电路结构
710、720：晶体管
730、740：模块
d：水平距离
Gn：线路
L：通道长度
Vss：电源
具体实施方式
图1绘示为本发明第一实施例的薄膜晶体管剖面示意图。请参照图1，薄膜晶体管100配置于基板10上。薄膜晶体管100包括栅极110、栅极绝缘层120、源极130、通道层140、保护层150以及漏极160。栅极110配置于基板10上，而栅极绝缘层120覆盖于栅极110及基板10上。源极130配置于部份栅极绝缘层120上。通道层140配置于栅极绝缘层120上，且覆盖栅极110上方的部分源极130以及部份的栅极绝缘层120。保护层150覆盖源极130、通道层140以及未被源极130、通道层140所覆盖的栅极绝缘层120。漏极160配置于通道层140上方。此外，保护层150具有暴露出部分通道层140的孔洞152，以使漏极160通过孔洞152接触通道层140并且电性连接于通道层140。
在本实施例中，各组件的制作顺序依序为栅极110、绝缘层120、源极130、通道层140、保护层150以及漏极160。栅极110的材质可以是金属或其它的导电材料。通道层140的材质可以是非晶硅半导体材料、金属氧化物半导体材料、有机半导体材料等，其中金属氧化物半导体材料可以是铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)。另外，源极130与漏极160的材质例如可选自于金属、透明导电材料、金属合金等导电材料，其中透明导电材料可以是铟锡氧化物。由于制作的步骤不同，源极130与漏极160可以选用相同材质加以制作，或是分别使用不同的材质加以制作。当然，上述的材质仅是举例说明之用，并非用限定本发明。
源极130与漏极160是采用不同膜层在不同的制作步骤中制作而成的，其中通道层140迭置于源极130上，而漏极160迭置于通道层140上。因此，源极130与漏极160的相对位置不受工艺精度的限制而可随不同需求来调整。具体而言，源极130接触通道层140的源极接触区132与漏极160接触通道层140的漏极接触区162在平行于基板10的水平距离d可以小于3μm。在其它的实施方式中，源极130接触通道层140的源极接触区132与漏极160接触通道层140的漏极接触区162在平行于基板10的水平距离d可以落在大于等于零的任何数值。相较于现有以同一导电材料层在同一个图案化步骤中制作源极与漏极时需使源极与漏极之间至少相隔3μm的技术而言，本实施例的薄膜晶体管100在设计源极130与漏极160相对位置时更富有弹性。
一般而言，源极接触区132与漏极接触区162之间的水平距离d缩小，则薄膜晶体管100的通道长度(channel length)将随的缩减。反之，源极接触区132与漏极接触区162间的水平距离d增加时，薄膜晶体管100的通道长度将随的增加。在本实施例中，源极接触区132与漏极接触区162间的水平距离d不受到特定限制，所以薄膜晶体管100的通道长度可随不同需求的设计而调整。除此之外，薄膜晶体管100中，通道层140位于漏极160与栅极110之间的结构设计有助于降低漏极160与栅极110间的电容耦合效应。因此，薄膜晶体管100的栅极-漏极寄生电容较小而有助于提升薄膜晶体管100的电性特性。
图2绘示为本发明第二实施例的薄膜晶体管剖面示意图。请参照图2，薄膜晶体管200配置于基板10上。薄膜晶体管100包括栅极110、栅极绝缘层120、源极130、通道层140、保护层250以及漏极160。栅极110配置于基板10上，而栅极绝缘层120覆盖于栅极110及基板10上。源极130配置于部份栅极绝缘层120上。通道层140配置于栅极绝缘层120上，且覆盖栅极110上方的部分源极130。保护层250覆盖源极130、通道层140以及未被源极130、通道层140所覆盖的栅极绝缘层120。漏极160配置于通道层140上方。此外，保护层250具有孔洞152，以使漏极160通过孔洞152接触通道层140并且电性连接于通道层140。
值得一提的是，本实施例与第一实施例的主要差异在于保护层250中孔洞152所设置的位置。在本实施例中，孔洞152例如是位于栅极110与通道层140的正上方。此时，源极130接触通道层140的源极接触区132与漏极160接触通道层140的漏极接触区162在平行于基板10的水平距离d例如为零。如此一来，薄膜晶体管200的通道长度L可以是由通道层140的膜厚而决定。因此，薄膜晶体管200的通道长度L可以有效地缩减而使载子迁移速率提升来达到所需的组件特性。
由于源极130与漏极160采用不同的步骤来制作，源极130与漏极160可以选用相同材质加以制作，或是分别使用不同的材质加以制作。举例而言，源极130与漏极160的材质例如可选自于金属、透明导电材料、金属合金等，其中透明导电材料可以是铟锡氧化物。换言之，源极130与漏极160的材质可以一者为金属，另一者为透明导电材料，也可以同时为金属，或是同时为透明导电材料。
图3绘示为本发明第三实施例的薄膜晶体管的剖面示意图。请参照图3，薄膜晶体管300配置于基板10上，其包括有依序地迭置于基板10上的栅极110、栅极绝缘层120、源极130、通道层140以及漏极350。另外，薄膜晶体管300还包括保护层360，其覆盖住源极130、通道层140以及漏极350。在本实施例中，源极130接触于通道层140接近基板10的一侧，而漏极350接触于通道层140远离基板10的一侧。源极130与漏极350在不同制作步骤中以不同膜层制作而成。因此，源极130与漏极350的材质可以彼此相同也可以彼此不同。
此外，源极130与漏极350的相对位置不受工艺精度的限制。源极130接触通道层140的源极接触区132与漏极350接触通道层140的漏极接触区352在平行基板10的水平距离d可以是大于等于零的任何数值。所以，设计者可以按照所需的组件特性来调整水平距离d的大小以获得所需的通道长度。此外，薄膜晶体管300的栅极110与漏极350之间设有通道层140，因此薄膜晶体管300的栅极-漏极寄生电容较小而具有理想的电性特性。
图4绘示为本发明第四实施例的薄膜晶体管剖面示意图。请参照图4，薄膜晶体管400配置于基板10上，其包括有栅极110、栅极绝缘层120、源极130、通道层140、保护层150以及漏极460。薄膜晶体管400与前述的薄膜晶体管100大致相同，两者的主要差异在于漏极460更包括延伸部462。此外，漏极460的延伸部462例如位于栅极110以及通道层140正上方，延伸部462和通道层140之间有保护层150，此结构可产生额外的双栅极效应，可以得到更高的电流输出。
薄膜晶体管400将源极130与漏极460以不同的膜层加以制作。所以，源极130与漏极460的相对位置不受工艺精度的影响。制作薄膜晶体管400时，可以依照所需的条件改变源极130与漏极460的相对位置以获得理想的通道长度。此外，源极130与漏极460之间的距离缩小，薄膜晶体管400的配置面积也随的缩小，而有助于提升组件配置密度。
图5绘示为本发明的一实施例的像素结构示意图。请参照图5，像素结构500包括薄膜晶体管510以及像素电极520。薄膜晶体管510包括栅极G、源极S以及漏极D。像素电极520电性连接漏极D。具体而言，薄膜晶体管510在剖面上的设计可以采用前述实施例中的薄膜晶体管100、200、300以及400任一种结构。也就是说，源极S以及漏极D是由不同膜层制作而成的，且源极S以及漏极D的材质可以是相同的或是彼此不同。薄膜晶体管510可以藉由改变源极S以及漏极D之间的相对位置以实现不同的通道长度，而不受限于工艺精度。因此，薄膜晶体管510可具有理想的电性特性而使像素结构500的反应速率符合所需。
在本实施例中，像素电极520的材质可以是透明导电材料也可以是金属，或是上述材料的组合。像素电极520可与漏极D同时制作，因此像素电极520的材质可与漏极D的材质相同。不过，本实施例不局限于将像素电极520与漏极D同时制作的实施方式。在其它的实施方式中，像素电极520与漏极D可以分别使用不同步骤加以制作。
图6绘示为本发明第五实施例的薄膜晶体管的示意图。请参照图6，薄膜晶体管600配置于基板10上。薄膜晶体管600包括栅极110、栅极绝缘层120、源极130、通道层140、保护层150、漏极160以及缓冲层670与680。栅极110、栅极绝缘层120、源极130、通道层140、保护层150以及漏极160之间的相对关系可参照于第一实施例的相关描述。另外，缓冲层670配置于源极130与通道层140之间，而缓冲层680配置于漏极160与通道层140之间。具体而言，源极130可以通过缓冲层670连接于通道层140而漏极160可以通过缓冲层680连接于通道层140。因此，在本实施例中，源极130与漏极160可选择性地不直接接触于通道层140，而分别接触于缓冲层670与680。也就是说，缓冲层670与680分别地夹于源极130与通道层140之间以及源极160与通道层140之间。
缓冲层670与680的材质可以是任何半导体，使金属材料的源极130/漏极160与氧化物半导体材料的通道层140间形成奥姆接触的材料，例如n+型掺杂的IGZO。因此，缓冲层670与680的配置有助于降低源极130与漏极160连接于通道层140的接触阻抗。缓冲层670与680可以分别使用制作源极130与漏极160的光罩加以制作，或是使用其它的光罩来制作。
值得一提的是，缓冲层670与680可以选择性地应用于前述第一至第四实施例的薄膜晶体管中也可以应用于图5的像素结构中的晶体管中，以降低金属材料与氧化物半导体材料之间的接触阻抗。另外，本实施例的薄膜晶体管600可以应用于其它的电路结构中，例如图7所绘示的电路。图7的电路结构700包括晶体管710、720以及模块730、740。晶体管710例如可以是前述多个实施例中的其中一个薄膜晶体管，且晶体管710与720可以连接至模块730以及模块740。另外，模块730与模块740例如连接至电源Vss以及线路G(n)。当然，以上电路结构700仅是举例说明一种电路设计而已，上述实施例所描述的薄膜晶体管可以应用于其它设计方式的电路结构或是像素结构中。
综上所述，本发明采用不同膜层分别制作源极与漏极，且源极与漏极分别在通道层先后制作而成。薄膜晶体管的通道长度不受工艺精度的限制。因此，薄膜晶体管在通道长度上的设计富有弹性，其中通道长度甚至可以缩减至等于通道层的膜厚。另外，源极与漏极间的水平距离可以进一步缩减至零而有助于缩小薄膜晶体管的配置面积。本发明除了可以提高薄膜晶体管在设计上的弹性外，使用本发明的薄膜晶体管的像素结构可以具有理想的反应速率。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (19)
1.一种薄膜晶体管，配置于一基板上，其特征在于，该薄膜晶体管包括：
一栅极；
一栅极绝缘层，覆盖于该栅极及该基板上；
一源极，配置于部份该栅极绝缘层上；
一通道层，配置于该栅极绝缘层上，且覆盖该栅极上方的部分该源极；以及
一漏极，配置于该通道层上且电性连接于该通道层；
一保护层，覆盖该源极、该通道层与该栅极绝缘层，且该保护层具有至少一孔洞暴露部份通道层。
2.根据权利要求1所述的薄膜晶体管，其特征在于，更包括一缓冲层，配置于该源极与该通道层之间、该漏极与该通道层之间以降低接触阻抗。
3.根据权利要求1所述的薄膜晶体管，其特征在于，该漏极经由该孔洞电性连接该通道层。
4.根据权利要求1所述的薄膜晶体管，其特征在于，该漏极更包含有一配置于该栅极以及该通道层正上方的延伸部。
5.根据权利要求4所述的薄膜晶体管，其特征在于，该延伸部及该通道层之间具有该保护层。
6.根据权利要求1所述的薄膜晶体管，其特征在于，该孔洞是位于该栅极与该通道层的正上方。
7.根据权利要求1所述的薄膜晶体管，其特征在于，该源极接触该通道层的一源极接触区与该漏极接触该通道层的一漏极接触区在平行于该基板的一水平距离大于等于零。
8.根据权利要求1所述的薄膜晶体管，其特征在于，该源极接触该通道层的一源极接触区与该漏极接触该通道层的一漏极接触区在平行于该基板的一水平距离小于3μm。
9.根据权利要求1所述的薄膜晶体管，其特征在于，该通道层的材质包括一金属氧化物半导体、或一非晶硅半导体。
10.根据权利要求9所述的薄膜晶体管，其特征在于，该金属氧化物半导体包括铟镓锌氧化物。
11.根据权利要求1所述的薄膜晶体管，其特征在于，该漏极的材质包括一透明导电材料。
12.根据权利要求1所述的薄膜晶体管，其特征在于，该漏极的材质包括金属。
13.根据权利要求1所述的薄膜晶体管，其特征在于，该源极与该漏极具有相同的材质。
14.一种薄膜晶体管，配置于一基板上，其特征在于，该薄膜晶体管包
括：
一栅极；
一栅极绝缘层，覆盖于该栅极及该基板上；
一源极，配置于部份该栅极绝缘层上；
一通道层，配置于该栅极绝缘层上，且覆盖该栅极上方的部分该源极；以及
一漏极，配置于该通道层上且电性连接于该通道层；
一保护层，覆盖该源极、该通道层与该漏极。
15.根据权利要求14所述的薄膜晶体管，其特征在于，该通道层更覆盖该栅极绝缘层上。
16.根据权利要求14所述的薄膜晶体管，其特征在于，该漏极更覆盖该栅极绝缘层上。
17.一种像素结构，其特征在于，包括：
权利要求1所述的薄膜晶体管；以及
一像素电极，该像素电极电性连接于该漏极。
18.根据权利要求17所述的像素结构，其特征在于，该像素电极和该漏极为同一膜层。
19.一种电路结构，其特征在于，包括权利要求1所述的薄膜晶体管。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099136001 | 2010-10-21 | ||
| TW99136001 | 2010-10-21 | ||
| CN201010535759.1 | 2010-11-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102254938A CN102254938A (zh) | 2011-11-23 |
| CN102254938B true CN102254938B (zh) | 2013-07-31 |
Family
ID=44982063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201110216928 Active CN102254938B (zh) | 2010-10-21 | 2011-07-22 | 薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102254938B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000693B (zh) | 2012-10-08 | 2015-06-17 | 京东方科技集团股份有限公司 | 薄膜晶体管、显示器件及其制造方法、显示装置 |
| CN102901568B (zh) * | 2012-10-11 | 2018-01-02 | 上海集成电路研发中心有限公司 | 红外检测器及其制造方法 |
| CN103413835B (zh) * | 2013-08-08 | 2016-12-28 | 华映视讯（吴江）有限公司 | 薄膜晶体管及其制造方法 |
| CN103996683B (zh) | 2014-05-29 | 2015-02-18 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法和显示装置 |
| TW201547029A (zh) * | 2014-06-13 | 2015-12-16 | Chunghwa Picture Tubes Ltd | 薄膜電晶體 |
| CN104091831A (zh) | 2014-06-27 | 2014-10-08 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板和显示装置 |
| TW201605053A (zh) * | 2014-07-22 | 2016-02-01 | 中華映管股份有限公司 | 薄膜電晶體 |
| TW201608642A (zh) * | 2014-08-29 | 2016-03-01 | 中華映管股份有限公司 | 氧化物半導體薄膜電晶體及其製造方法 |
| TW201614850A (en) * | 2014-10-01 | 2016-04-16 | Chunghwa Picture Tubes Ltd | Thin film transistor and manufacturing method thereof |
| CN108010917A (zh) * | 2017-11-02 | 2018-05-08 | 中华映管股份有限公司 | 有源器件阵列基板及其制作方法 |
| CN108183074B (zh) * | 2017-12-27 | 2020-08-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示面板 |
| CN111081783A (zh) * | 2019-12-05 | 2020-04-28 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、显示装置 |
| CN111463222A (zh) * | 2020-04-13 | 2020-07-28 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1836333A (zh) * | 2003-08-19 | 2006-09-20 | 理想星株式会社 | 线状元件 |
| CN101404295A (zh) * | 2007-10-05 | 2009-04-08 | 株式会社半导体能源研究所 | 薄膜晶体管、及具有其的显示装置、和其制造方法 |
| CN101527320A (zh) * | 2007-12-03 | 2009-09-09 | 株式会社半导体能源研究所 | 半导体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7754548B2 (en) * | 2006-06-27 | 2010-07-13 | Lg Display Co., Ltd. | Thin film transistor, method of fabricating the same, and method of fabricating liquid crystal display device having the same |
-
2011
- 2011-07-22 CN CN 201110216928 patent/CN102254938B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1836333A (zh) * | 2003-08-19 | 2006-09-20 | 理想星株式会社 | 线状元件 |
| CN101404295A (zh) * | 2007-10-05 | 2009-04-08 | 株式会社半导体能源研究所 | 薄膜晶体管、及具有其的显示装置、和其制造方法 |
| CN101527320A (zh) * | 2007-12-03 | 2009-09-09 | 株式会社半导体能源研究所 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102254938A (zh) | 2011-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102254938B (zh) | 薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构 | |
| CN102082179A (zh) | 薄膜晶体管与具有此薄膜晶体管的像素结构 | |
| CN108231795B (zh) | 阵列基板、制作方法、显示面板及显示装置 | |
| TWI476931B (zh) | 薄膜電晶體與具有此薄膜電晶體的畫素結構 | |
| US9685469B2 (en) | Display with semiconducting oxide and polysilicon transistors | |
| US10020354B2 (en) | Organic light-emitting diode displays with silicon and semiconducting oxide thin-film transistors | |
| CN104752420A (zh) | 显示设备的抗静电装置及其制造方法 | |
| CN110137084B (zh) | 薄膜晶体管及其制备方法、电子装置基板及电子装置 | |
| TW201338102A (zh) | 主動元件及主動元件陣列基板 | |
| JP2011258949A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| CN113130513A (zh) | 显示设备 | |
| US9553176B2 (en) | Semiconductor device, capacitor, TFT with improved stability of the active layer and method of manufacturing the same | |
| US20130200361A1 (en) | Thin film transistor having an active layer consisting of multiple oxide semiconductor layers | |
| US20220262932A1 (en) | Amorphous metal thin film transistors | |
| CN109713043A (zh) | 薄膜晶体管及其制造方法、阵列基板、电子装置 | |
| CN106356306A (zh) | 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管 | |
| CN103984171A (zh) | 一种阵列基板及其制造方法、液晶显示器 | |
| CN103413834A (zh) | 一种薄膜晶体管及其制作方法、阵列基板及显示装置 | |
| US10204924B2 (en) | Thin film transistor, manufacturing method thereof, display substrate and display device | |
| CN104142594B (zh) | 薄膜晶体管基板及显示装置 | |
| US9373683B2 (en) | Thin film transistor | |
| CN111146212B (zh) | 半导体基板 | |
| CN111969008A (zh) | 有机发光显示基板及其制备方法、显示装置 | |
| CN217562568U (zh) | 阵列基板及显示面板 | |
| CN103021942A (zh) | 阵列基板及其制造方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240116 Address after: 825 Waterscreek Avenue, Unit 250, Allen, Texas 75013, USA Patentee after: Optoelectronic Science Co.,Ltd. Address before: Taiwan, China Hsinchu science and Technology Industrial Park, Hsinchu Road, No. two, No. 1 Patentee before: AU OPTRONICS Corp. |