CN217562568U - 阵列基板及显示面板 - Google Patents

Abstract

本申请涉及一种阵列基板及显示面板。该阵列基板包括相邻布置的器件区和电容区，器件区包括位于衬底上的薄膜晶体管，薄膜晶体管包括相对设置的底栅和顶栅，以及位于顶栅两侧的源极和漏极；电容区包括与薄膜晶体管的部分膜层同层布置的多个电极板，每相邻的两个电极板之间形成电容，且多个电容相互并联。该阵列基板通过在电容区布置与薄膜晶体管的各膜层同层的多个电极板，以形成相互并联的叠层电容，从而可以在不增加工艺难度的同时增加电容容量，降低制作成本。

Description

阵列基板及显示面板

技术领域

本申请涉及显示技术领域，特别是涉及一种阵列基板及显示面板。

背景技术

随着显示技术的发展，分辨率的提高，像素设计的空间被压缩到极致，除去必要的金属走线和TFT器件，电容所能占据的面积越来越小。而为了维持一帧画面持续、稳定地显示，电容的大小显得尤为重要。为了解决电容容量与占用面积之间的矛盾，通常是增加一层金属层及一层介电层，通过选择介电层的材料及调整介电层的厚度来增大电容容量。但是，增加一层金属层就会多一道光罩制程，增加了工艺难度和制作成本。

实用新型内容

本申请旨在提供一种阵列基板及显示面板，其可以在不增加工艺难度的同时增加电容容量，降低制作成本。

第一方面，本申请实施例提出了一种阵列基板，包括相邻布置的器件区和电容区，器件区包括位于衬底上的薄膜晶体管，薄膜晶体管包括相对设置的底栅和顶栅，以及位于顶栅两侧的源极和漏极，其中，电容区包括与薄膜晶体管的部分膜层同层布置的多个电极板，每相邻的两个电极板之间形成电容，且多个电容相互并联。

在一种可能的实施方式中，多个电极板包括第一极板、第二极板和第三极板，第一极板与底栅同层布置，第二极板与顶栅同层布置，第三极板与源极或者漏极同层布置，第三极板通过过孔与第一极板电连接。

在一种可能的实施方式中，电容区还包括与顶栅同层布置的第一连接部，第一连接部与第二极板相互绝缘设置，过孔与第一连接部搭接设置。

在一种可能的实施方式中，阵列基板还包括第一绝缘层和第二绝缘层，第一绝缘层位于第一极板与第二极板之间，第二绝缘层位于第二极板与第三极板之间，过孔包括分别与第一连接部搭接的第一过孔和第二过孔，第一过孔贯穿第一绝缘层，第二过孔贯穿第二绝缘层。

在一种可能的实施方式中，第一过孔在衬底上的正投影与第二过孔在衬底上的正投影重叠。

在一种可能的实施方式中，器件区还包括与顶栅同层布置且电连接的第二连接部，第二连接部与顶栅电连接，第二连接部通过第三过孔与底栅电连接。

在一种可能的实施方式中，阵列基板还包括位于底栅与顶栅之间的半导体层，半导体层包括位于器件区的有源层和位于电容区的半导体极板；多个电极板包括第一极板、第二极板和第三极板，第一极板与底栅同层布置，第二极板与顶栅同层布置，第三极板与源极或者漏极同层布置，第三极板通过第四过孔与半导体极板电连接；第二极板通过第五过孔与第一极板电连接。

在一种可能的实施方式中，阵列基板还包括缓冲层、第一绝缘层和第二绝缘层，缓冲层位于第一极板与半导体极板之间，第一绝缘层位于半导体极板与第二极板之间，第二绝缘层位于第二极板与第三极板之间，第五过孔贯穿缓冲层和第一绝缘层，第四过孔贯穿第一绝缘层和第二绝缘层。

在一种可能的实施方式中，阵列基板还包括位于源极和漏极背离衬底一侧的钝化层、平坦化层和阳极，阳极至少覆盖薄膜晶体管，阳极通过第六过孔与薄膜晶体管的源极或者漏极电连接，第六过孔贯穿钝化层和平坦化层。

第二方面，本申请实施例还提供了一种显示面板，包括如前所述的阵列基板。

本申请实施例提供的一种阵列基板及显示面板，通过在阵列基板的电容区布置与薄膜晶体管的各膜层同层的多个电极板，以形成相互并联的叠层电容，从而可以在不增加工艺难度的同时增加电容容量，降低制作成本。

附图说明

下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制，仅用于示意相对位置关系，某些部位的层厚采用了夸大的绘图方式以便于理解，附图中的层厚并不代表实际层厚的比例关系。

图1示出本申请第一实施例提供的阵列基板的局部俯视示意图；

图2示出图1中的阵列基板沿A-A方向的剖面图；

图3示出图2的电容结构图；

图4示出本申请第二实施例提供的阵列基板的局部俯视示意图；

图5示出图4中的阵列基板沿A-A方向的剖面图；

图6示出图4的电容结构图。

附图标记说明：

10、衬底；X、第一方向；Y、第二方向；

2a、薄膜晶体管；G1、底栅；G2、顶栅；S、源极；D、漏极；ACT、半导体层；

11、第一金属层；111、第一极板；

12、第二金属层；121、第二极板；122、扫描线；123、第一连接部； 124、第二连接部；

13、第三金属层；131、第三极板；132、数据线；133、电源电压信号线；

14、第一绝缘层；H1、第一过孔；H3、第三过孔；

15、第二绝缘层；H2、第二过孔；H4、第四过孔；H5、第五过孔； H6、第六过孔；

16、半导体层；ACT、有源层；161、半导体极板；

17、缓冲层；18、钝化层；19、平坦化层；

20、阳极。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本申请造成不必要的模糊；并且，为了清晰，可能夸大了区域结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。

本申请实施例提供的阵列基板，可以在不增加工艺难度的同时增加电容容量，降低制作成本。下面结合附图详细描述各实施例提供的阵列基板的具体结构。

第一实施例

图1示出本申请第一实施例提供的阵列基板的俯视结构示意图，图2 示出图1中的阵列基板沿A-A方向的剖面图，图3示出图2的电容结构图。

如图1至图3所示，本申请实施例提供了一种阵列基板，包括相邻布置的器件区TA和电容区CA，器件区TA包括薄膜晶体管2a，薄膜晶体管2a包括相对设置的底栅G1和顶栅G2，以及位于顶栅G2两侧的源极S 和漏极D。

电容区CA包括与薄膜晶体管2a的部分膜层同层布置的多个电极板，每相邻的两个电极板之间形成电容，且多个电容相互并联。

具体来说，阵列基板包括依次形成于衬底10上的第一金属层11、第二金属层12和第三金属层13，薄膜晶体管2a的底栅G1位于第一金属层 11，薄膜晶体管2a的顶栅G2位于第二金属层12，薄膜晶体管2a的源极 S和漏极D位于第三金属层13。

相关技术中，通常在第二金属层12与第三金属层13之间再增加一层金属层和介电层来增大电容的容量，介电层通常使用高介电常数的SiNx，但该结构不适用于金属氧化物半导体材料。另外，增加一层金属层就会多一道光罩制程，增加了工艺难度和制作成本。

本申请实施例中，在薄膜晶体管2a现有的金属层上同层制作多个电极板，不必增加光罩制程。每相邻的两个电极板之间形成电容，且多个电容相互并联，从而可以增大电容的容量。另外，多个电容位于原有的电容区 CA，不会占据多余的布线空间，从而不会影响开口率的大小。

具体来说，平板电容的电容值C的计算公式为：C＝ε_rε₀S/d，其中，ε_r为介电常数，ε₀为静电力常数，S为电容两电极板的正对面积，d为电容两电极板之间的距离。由此可知，当电容两电极板之间的距离d减小时，可以增大电容值。另外，多个电容并联后的总电容等于各电容之和。

由此，每相邻的两层电极板之间的距离相对较小，与隔层布置的电极板形成的电容相比，电容值相对较大，多个电容相互并联后的总电容值为相对较大的各个电容值之和，从而可以增大电容容量。

本申请实施例提供的一种阵列基板，通过在电容区CA布置与薄膜晶体管2a的各膜层同层的多个电极板，以形成相互并联的叠层电容，从而可以在不增加工艺难度的同时增加电容容量，降低制作成本。

在一些实施例中，多个电极板包括第一极板111、第二极板121和第三极板131，第一极板111与底栅G1同层布置，第二极板121与顶栅G2 同层布置，第三极板131与源极S或者漏极D同层布置，第三极板131通过过孔H与第一极板111电连接。

如图2和图3所示，第一极板111位于第一金属层11，第二极板121 位于第二金属层12，第三极板131位于第三金属层13。由于第三极板131 通过过孔H与第一极板111电连接，二者电位相同，第二极板121的电位与第三极板131或者第一极板111相异，从而第一极板111与第二极板 121之间形成第一电容，第三极板131与第二极板121之间形成第二电容，且第一电容与第二电容相互并联，从而在电容区CA的有限面积内增加了电容容量。

在一些实施例中，电容区CA还包括与顶栅G2同层布置的第一连接部123，第一连接部123与第二极板121相互绝缘设置，过孔H与第一连接部123搭接设置。本文中，“搭接”指的是，过孔H在第三极板131与第一极板111之间的深度方向上填充有金属，位于第二极板121的第一连接部123将过孔H内的金属分为两部分，该两部分金属通过第一连接部 123相互连接，以实现第三极板131与第一极板111之间的电连接。其中，过孔H在深度方向上位于第一连接部123两侧的通孔可以对齐设置，也可以错位设置。

由于第一金属层11与第三金属层13之间相隔有第二金属层12等多个膜层，第一金属层11与第三金属层13之间的距离较远，过孔H的深度较深，很难保证各膜层之间的过孔H的对准精度，进而影响第三极板131与第一极板111之间的电连接性能。为了提高二者的电连接性能，简化制作工艺，可以在第二金属层12布置第一连接部123，并将过孔H与第一连接部123搭接连接。这样，第二金属层12的第一连接部123与第一金属层 21的第一极板111之间距离以及第一连接部123与第三极板131之间的距离相对较小，减小了过孔H在第一连接部123两侧的深度，有利于提高第三极板131与第一极板111之间的电连接性能。

具体来说，阵列基板还包括第一绝缘层14和第二绝缘层15，第一绝缘层14位于第一极板111与第二极板121之间，第二绝缘层15位于第二极板121与第三极板131之间，过孔H包括分别与第一连接部123搭接的第一过孔H1和第二过孔H2，第一过孔H1贯穿第一绝缘层14，第二过孔 H2贯穿第二绝缘层15。

在一个示例中，第一绝缘层14为栅绝缘层，第一过孔H1贯穿栅绝缘层设置。第二绝缘层25为层间绝缘层，第二过孔H2贯穿层间绝缘层设置。由于第一过孔H1和第二过孔H2分别与第一连接部123搭接设置实现电性连接，第一过孔H1和第二过孔H2不必在深度方向对齐设置，简化了制作工艺。

在一些实施例中，第一过孔H1在衬底10上的正投影与第二过孔H2 在衬底10上的正投影重叠。当第一过孔H1和第二过孔H2在深度方向对齐设置时，可以减少占用空间，有利于提高开口率。

在一些实施例中，器件区TA还包括与顶栅G2同层布置且电连接的第二连接部124，第二连接部124通过第三过孔H3与底栅G1电连接。

如图2所示，第二金属层12还包括沿第一方向X延伸的扫描线122，第三金属层13还包括沿第二方向Y延伸的数据线132，数据线132与电源电压信号线133相邻设置。扫描线122与薄膜晶体管2a的顶栅G2电连接，数据线232与薄膜晶体管2a的源极S电连接。顶栅G2通过第三过孔H3 与底栅G1电连接，薄膜晶体管2a的栅极采用双层走线结构，可以减小与栅极S电连接的扫描线122的负载。

在一些实施例中，阵列基板还包括位于第三金属层13背离衬底10一侧的钝化层18、平坦化层19和阳极20，阳极20至少覆盖薄膜晶体管2a，阳极20通过第六过孔H6与薄膜晶体管2a的源极S或者漏极D电连接，第六过孔H6贯穿钝化层18和平坦化层19。钝化层18用于保护薄膜晶体管，提高薄膜晶体管的稳定性。平坦化层19可以采用有机材料制备，利用有机材料的流平性为阳极20提供平坦的界面。

进一步地，阵列基板还包括位于第一极板111与第二极板121之间的半导体层16，半导体层16包括位于器件区TA的有源层ACT。可选地，有源层ACT可以选用金属氧化物或者高介电常数的SiNx制备。

其中，金属氧化物例如可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)。IGZO可以通过氢扩散、退火晶化、离子注入(B、 F、He、P等)、等离子体处理等方式实现导体化。为了进一步提高电容区CA中有源层ACT的导电能力，可以增加一道光罩制程搭配导体化工艺处理IGZO。

如图2所示，阳极20至少覆盖薄膜晶体管2a，可以减少出光侧的光线对薄膜晶体管2a造成光生载流子的影响。另外，在薄膜晶体管2a采用 IGZO作为有源层ACT时，阳极的这种设置可以阻挡后段制程(如封装) 的氢扩散，提高薄膜晶体管2a的可靠性。

第二实施例

图4示出本申请第二实施例提供的阵列基板的局部俯视示意图，图5 示出图4中的阵列基板沿A-A方向的剖面图，图6示出图4的电容结构图。

如图4至图6所示，本申请第二实施例还提供了一种阵列基板，其与第一实施例提供的阵列基板结构类似，不同之处在于，叠层电容的数量增多，电容的容量更大。

具体来说，阵列基板还包括位于第一极板111与第二极板121之间的半导体层16，半导体层16包括位于器件区TA的有源层ACT和位于电容区CA的半导体极板161。

多个电极板包括第一极板111、第二极板121和第三极板131，第一极板111与底栅G1同层布置，第二极板121与顶栅G2同层布置，第三极板131与源极S或者漏极D同层布置，第三极板131通过第四过孔H4与半导体极板161电连接；第二极板121通过第五过孔H5与第一极板111 电连接。

如图5和图6所示，第一极板111位于第一金属层11，第二极板121 位于第二金属层12，第三极板131位于第三金属层13，由于第三极板131 通过第四过孔H4与半导体极板161电连接，第三极板131与半导体极板 161的电位相同，第二极板121的电位与第三极板131或者半导体极板161 的电位相异，从而半导体极板161与第二极板121之间形成第一电容，第三极板131与第二极板121之间形成第二电容，且第一电容与第二电容相互并联。

另外，第二极板121通过第五过孔H5与第一极板111电连接，第二极板121与第一极板111的电位相同，半导体极板161的电位与第二极板 121或者第一极板111的电位相异，从而第一极板111与第二极板121之间形成第三电容，且第三电容与第一电容和第二电容相互并联，总电容值为第一电容、第二电容和第三电容之和，从而在电容区CA的有限面积内进一步增加了电容容量。

在一些实施例中，阵列基板还包括缓冲层17、第一绝缘层14和第二绝缘层15，缓冲层17位于第一极板111与半导体极板161之间，第一绝缘层14位于半导体极板161与第二极板121之间，第二绝缘层15位于第二极板121与第三极板131之间，第五过孔H5贯穿缓冲层17和第一绝缘层14，第四过孔H4贯穿第一绝缘层14和第二绝缘层15。

第一绝缘层14包括栅绝缘层，第五过孔H5贯穿缓冲层17和栅绝缘层设置。第二绝缘层15为层间绝缘层，第四过孔H4贯穿栅绝缘层和层间绝缘层设置。

另外，本申请实施例还提供了一种显示面板，包括如前所述的任一种阵列基板。该显示面板可以应用于例如但不限于可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、电子书、电子报纸、数码相框、导航仪等任何具有显示功能的产品或部件。其中，可穿戴设备包括智能手环、智能手表、虚拟现实(Virtual Reality，VR)等设备。。

应当容易地理解，应当按照最宽的方式解释本申请中的“在……上”、“在……以上”和“在……之上”，以使得“在……上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。

文中使用的术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料(例如，玻璃、塑料或者蓝宝石晶圆等)制成。

文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底基板可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/ 或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种阵列基板，包括相邻布置的器件区和电容区，所述器件区包括位于衬底上的薄膜晶体管，所述薄膜晶体管包括相对设置的底栅和顶栅，以及位于顶栅两侧的源极和漏极，其特征在于，

所述电容区包括与所述薄膜晶体管的部分膜层同层布置的多个电极板，每相邻的两个所述电极板之间形成电容，且多个所述电容相互并联。

2.根据权利要求1所述的阵列基板，其特征在于，所述多个电极板包括第一极板、第二极板和第三极板，所述第一极板与所述底栅同层布置，所述第二极板与所述顶栅同层布置，所述第三极板与所述源极和所述漏极同层布置，所述第三极板通过过孔与所述第一极板电连接。

3.根据权利要求2所述的阵列基板，其特征在于，所述电容区还包括与所述顶栅同层布置的第一连接部，所述第一连接部与所述第二极板相互绝缘设置，所述过孔与所述第一连接部搭接设置。

4.根据权利要求3所述的阵列基板，其特征在于，还包括第一绝缘层和第二绝缘层，所述第一绝缘层位于所述第一极板与所述第二极板之间，所述第二绝缘层位于所述第二极板与所述第三极板之间，所述过孔包括分别与所述第一连接部搭接的第一过孔和第二过孔，所述第一过孔贯穿所述第一绝缘层，所述第二过孔贯穿所述第二绝缘层。

5.根据权利要求4所述的阵列基板，其特征在于，所述第一过孔在所述衬底上的正投影与所述第二过孔在所述衬底上的正投影重叠。

6.根据权利要求3所述的阵列基板，其特征在于，所述器件区还包括与所述顶栅同层布置且电连接的第二连接部，所述第二连接部与所述顶栅电连接，所述第二连接部通过第三过孔与所述底栅电连接。

7.根据权利要求1所述的阵列基板，其特征在于，还包括位于所述底栅与所述顶栅之间的半导体层，所述半导体层包括位于所述器件区的有源层和位于所述电容区的半导体极板；

所述多个电极板包括第一极板、第二极板和第三极板，所述第一极板与所述底栅同层布置，所述第二极板与所述顶栅同层布置，所述第三极板与所述源极或者所述漏极同层布置，所述第三极板通过第四过孔与所述半导体极板电连接；所述第二极板通过第五过孔与所述第一极板电连接。

8.根据权利要求7所述的阵列基板，其特征在于，还包括缓冲层、第一绝缘层和第二绝缘层，所述缓冲层位于所述第一极板与所述半导体极板之间，所述第一绝缘层位于所述半导体极板与所述第二极板之间，所述第二绝缘层位于所述第二极板与所述第三极板之间，所述第五过孔贯穿所述缓冲层和所述第一绝缘层，所述第四过孔贯穿所述第一绝缘层和所述第二绝缘层。

9.根据权利要求1所述的阵列基板，其特征在于，还包括位于所述源极和所述漏极背离所述衬底一侧的钝化层、平坦化层和阳极，所述阳极至少覆盖所述薄膜晶体管，且所述阳极通过第六过孔与所述薄膜晶体管的源极或者漏极电连接，所述第六过孔贯穿所述钝化层和所述平坦化层。

10.一种显示面板，包括如权利要求1至9任一项所述的阵列基板。

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